KR0172515B1 - 전계효과 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조 공정중 트랜지스터의 소스/드레인 접합 형성방법에 관한 것으로, 특히 예정된 접합영역에 실리사이드층을 형성하는 제1단계; 평탄화하는 제2단계; 및 상기 접합영역의 실리사이드층에 불순물을 이온주입하는 제3단계를 포함하여 이루어짐으로써 본 발명은 산화막 고온 평탄화 처리시간 감소와 응력으로 실리사이드층의 열적 불안정을 개선하며, 두께가 균일한 실리사이드층을 형성할 수 있다.
Description
제1a도 내지 제1c도는 본 발명의 일실시예에 따른 소스/드레인 접합 형성 공정 단면도.
본 발명은 반도체 기술에 관한 것으로, 특히 전계효과 트랜지스터 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따른 전기적 특성의 저하를 방지하기 위하여 트랜지스터의 소스/드레인 접합 및 게이트 전극에 실리사이드막을 적용하는 기술이 양산되는 반도체 소자 제조시 널리 이용되고 있다. 소스/드레인 접합 및 게이트 전극에 실리사이드막을 형성하기 위해 통상적으로 자기정렬 실리사이드(salicide) 기술이 이용되고 있다.
종래의 자기정렬 실리사이드 공정은 다음과 같다.
먼저, 측벽 스페이서를 구비한 폴리실리콘 게이트가 형성된 실리콘 기판상에 소스/드레인 이온주입을 실시한다.
다음으로, 전체구조 상부에 고융점 금속인 티타늄(Ti)을 증착하고, 700℃의 온도에서 급속열처리를 실시하여 준안정상(C49상이라고도 함)의 티타늄실리사이드(TiSi2)를 형성한다. 이때, 노출된 실리콘 기판 및 폴리실리콘 게이트 상에서만 실리사이드화가 진행되므로, 산화막으로 이루어진 측벽 스페이서 상에는 티타늄이 그대로 존재하게 된다.
이어서, 미반응 티타늄을 습식 제거하고, 800℃ 이상의 고온에서 열처리를 실시하여 안정상(C54상이라고도 함)의 티타늄실리사이드를 형성한다.
그러나, 이러한 종래의 자기정렬 실리사이드 공정을 통해 제조된 전계효과 트랜지스터는 소스/드레인 접합의 불순물 종류 및 농도 분포에 따라 실리사이드화 정도에 차이가 있어, 실리사이드막의 두께 균일도를 확보할 수 없으며, 특히 불순물이 비소(As)인 경우, 실리사이드화가 거의 일어나지 않는 문제점이 있었다.
또한, 후속 공정인 층간절연막 증착 및 고온의 평탄화 공정시 실리사이드막은 그 입계에서 홈(groove)이 형성됨으로 인해 저항이 증가하는 등 열적 안정성이 매우 취약하며, 소스/드레인 접합의 불순물과 실리사이드막이 반응하여 화합물이 형성되어 계면 부분에서의 원하는 불순물 농도 분포의 확보가 어렵고 누설전류가 증가하는 등 많은 문제로 인해 기억 소자에 적용이 불가능한 실정이다.
따라서, 본 발명은 소스/드레인 접합의 불순물 종류 및 농도 분포에 관계없이 균일한 두께의 실리사이드막을 형성할 수 있는 전계효과 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명으로부터 제공되는 전계효과 트랜지스터 제조방법은 실리콘 기판 상에 측벽 스페이서를 구비한 폴리실리콘 게이트를 형성하는 제1단계; 노출된 상기 실리콘 기판 및 상기 폴리실리콘 게이트 상부에 선택적으로 실리사이드막을 형성하는 제2단계; 상기 제2단계 수행 후, 전체구조 상부에 제1절연막을 형성하는 제3단계; 상기 실리사이드막을 안정상으로 상변화시킬 수 있는 온도에서 상기 제1절연막의 평탄화 공정을 실시하는 제4단계; 및 상기 제4단계 수행 후, 상기 실리사이드막 및 상기 실리콘 기판의 계면 부분에 사영비정이 형성되도록 소스/드레인 이온주입을 실시하는 제5단계를 포함하여 이루어진다.
본 발명은 선택적 실리사이드막 형성 후, BPSG와 같은 층간절연막을 증착하고 고온의 평탄화 공정시 실리사이드막을 안정상으로 상변화시키고, 실리사이드막/실리콘 기판 계면에 사영비정이 형성되도록 소스/드레인 이온주입을 실시한다. 이후, 후속 공정으로 나머지 두께의 층간절연막을 증착하고 재차 고온의 평탄화 공정을 실시하여 불순물을 확산을 이루어 소스/드레인을 형성한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개한다.
첨부된 도면 제1a도 내지 제1c도는 본 발명의 일실시예에 따른 전계효과 트랜지스터 제조 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.
우선, 제1a도에 도시된 바와 같이 실리콘 기판(1)에 필드 산화막(2), 게이트 산화막(3)을 형성한 다음, 그 상부에 폴리실리콘 게이트(4) 및 측벽 스페이서 산화막(5)을 형성한다. 이어서, 전체구조 상부에 300∼400Å 두께의 티타늄층(6)을 증착하고, 700℃의 온도에서 10초 미만의 시간 동안 급속열처리를 실시하여 준안정상인 C49상의 티타늄실리사이드(TiSi2)막을 형성한다.
이어서, 제1b도에 도시된 바와 같이 실리사이드 반응에 참여하지 않은 티타늄층(6)을 NH4OH:H2O2:H2O가 1:1:5의 비로 혼합된 용액(75℃)을 사용하여 선택 제거한 다음, 전체구조 상부에 산화막(8)을 3000Å 두께로 증착하고, 800∼900℃ 정도의 고온에서 평탄화 처리하여 안정상인 C54상의 티타늄실리사이드막(9)을 형성한다. 이어서, 비소(As) 또는 붕소(B)를 이온주입(10)하되, 불순물이 사영비정(projected range)이 티타늄실리사이드막(9)과 실리콘 기판(1)과의 계면에 존재하도록 한다.
계속하여, 제1c도에 도시된 바와 같이 산화막(8) 상부에 나머지 두께의 산화막(예를 들어, BPSG)(11)을 증착하고, 800∼900℃의 고온에서 평탄화 공정을 실시한다. 이때, 티타늄실리사이드막(9)과 실리콘 기판(1)과의 계면에 존재하는 불순물이 확산하여 소스/드레인 접합(12)을 이룬다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 다음과 같은 효과가 있다.
첫째, 고온 절연막 평탄화 공정을 통해 실리사이드막을 안정상으로 상변화시킴으로써 공정시간을 감소시키고, 이때의 응력에 의해 실리사이드막의 열적 불안정성을 개선한다.
둘째, 실리사이드막의 두께 균일도를 확보할 수 있으며, 소스/드레인의 불순물과의 화합물 형성 정도를 감소시킨다.
셋째, 절연막을 이용한 소스/드레인 이온주입을 실시하기 때문에 금속막의 노킹(knocking) 및 결함(defect)을 제거하며, 채널링(channeling) 현상을 방지한다.
Claims (4)
- 실리콘 기판 상에 측벽 스페이서를 구비한 폴리실리콘 게이트를 형성하는 제1단계; 노출된 상기 실리콘 기판 및 상기 폴리실리콘 게이트 상부에 선택적으로 실리사이드막을 형성하는 제2단계; 상기 제2단계 수행 후, 전체구조 상부에 제1절연막을 형성하는 제3단계; 상기 실리사이드막을 안정상으로 상변화시킬 수 있는 온도에서 상기 제1절연막의 평탄화 공정을 실시하는 제4단계; 및 상기 제4단계 수행 후, 상기 실리사이드막 및 상기 실리콘 기판의 계면 부분에 사영비정이 형성되도록 소스/드레인 이온주입을 실시하는 제5단계를 포함하여 이루어진 전계효과 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제5단계 수행 후, 상기 제1절연막 상부에 제2절연막을 형성하고, 고온 평탄화 공정을 실시하여 소스/드레인 접합을 형성하는 제6단계를 더 포함하여 이루어진 전계효과 트랜지스터 제조방법.
- 제2항에 있어서, 상기 제1 및 제2절연막의 상기 평탄화 공정이 각각 800 내지 900℃ 온도에서 이루어지는 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 제1항 또는 제2항에 있어서, 상기 제2단계가, 상기 제1단계 수행 후, 전체구조 상부에 고융점 금속막을 형성하는 제7단계; 급속열처리를 실시하여 노출된 상기 실리콘 기판 및 상기 폴리실리콘 게이트 상부에 실리사이드막을 형성하는 제8단계; 및 실리사이드 반응에 참여하지 않은 상기 고융점 금속막을 선택 제거하는 제9단계를 포함하여 이루어진 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
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