JPH06209105A - 半導体集積回路の製造方法 - Google Patents

半導体集積回路の製造方法

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JPH06209105A
JPH06209105A JP5302184A JP30218493A JPH06209105A JP H06209105 A JPH06209105 A JP H06209105A JP 5302184 A JP5302184 A JP 5302184A JP 30218493 A JP30218493 A JP 30218493A JP H06209105 A JPH06209105 A JP H06209105A
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dielectric
gate
layer
material layer
substrate
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Lee Kuo-Fa
リ− クオ−ファ
Chung-Ting Liu
リュ チュン−ティン
Kurt G Steiner
ジョ−ジ ステイナ− カ−ト
Chen-Hau Douglas Yu
ダグラス ユ チェン−ファ
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AT&T Corp
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American Telephone and Telegraph Co Inc
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Abstract

(57)【要約】 【目的】 小型化に伴うパンチスルーの影響を最小にす
るために、チャネル領域に適切なドーパント種を注入す
ることのできる半導体集積回路の製造方法を提供するこ
と。 【構成】 本発明の半導体集積回路の製造方法は、基板
１１の一部の上に、誘電体性ゲート１３と導電性材料層
１５を形成するステップと、前記誘電体性ゲート１３と
導電性材料層１５の上と基板１１の側壁２３、２５の上
に被さるように誘電体層１７を形成するステップと、前
記誘電体性ゲート１３と導電性材料層１５の上部に誘電
体層１７の一部分１８が残るように、誘電体性ゲート１
３と導電性材料層１５の側壁２３、２５から誘電体層１
７をエッチングで除去するステップと、このエッチング
プロセスは、前記誘電体層１７の一部を除去し、前記基
板１１にイオン注入３５するステップとからなることを
特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の製造
方法に関し、特に、ＭＯＳＦＥＴのパンチスルー制御イ
オン注入を行う方法に関する。
【０００２】
【従来の技術】集積回路が小さくなるにつれて、異常な
動作、例えば、アバランシェ破壊あるいはパンチスルー
現象が発生する。このパンチスルー現象が発生すると、
ドレイン電流はもはやゲートで制御できない。例えば、
ｐ−型の基板上に形成されたｎチャネルトランジスタに
おいては、ソースとドレインの領域は両方ともｎ−型で
ある。従って、このトランジスタにおいては、オフ状態
においては、二つの背中合わせのダイオードが形成され
る。チャネルが十分に短く、且つドレイン電圧が十分に
高いと、このドレインに関するｎ−ｐダイオードのデプ
レーション領域は、ソースに接触することになる。その
結果、トランジスタのリーク電流が制御不能となる。
【０００３】このパンチスルー現象を最小にするため
に、適当なドーパント種をチャネル領域に注入してい
る。例えば、ｎチャネル素子（すなわち、ｎ−型ソース
とドレインを有する素子）においては、ｐ−型のドーパ
ント種がソースとドレイン領域に隣接するチャネル領域
に注入される。この注入は、パンチスルー制御注入と称
し、上記の好ましくない現象を阻止している。様々な方
法を用いて、このパンチスルー制御注入を従来行ってい
た。その一つのアプローチは、側壁スペーサを有するゲ
ートを形成することである。このゲートはソースとドレ
インとともに、その後、珪素化合物処理される。その
後、このゲートを囲んだスペーサを取り除く。このパン
チスルー制御注入種は、スペーサを除去することによっ
て、露出した基板の一部を介して、チャネル領域に注入
される。ゲートとソースとドレイン領域の上の珪素化合
物は、ドーパント種を阻止、あるいは遅延させて、それ
によりパンチスルードーパント種の制御注入が適切に形
成される。
【０００４】しかし、上記のアプローチは、製造上様々
な実際的な問題がある。ｐ−型のドーパントを採用する
と、このドーパントは珪化物の品質を劣化させる。さら
に、珪化物の厚さは、ゲート、ソース、ドレイン上のｎ
−型ドーパントの適切な吸収に対し問題となる（この珪
化物が厚いと、ｐ−型ドーパントが貫通するのを阻止す
るには好ましいが、接合リークが発生することがあ
る）。ゲートの側面に形成されたスペーサを選択的且つ
完全に取り除くことは極めて困難である。
【０００５】
【発明が解決しようとする課題】本発明の目的は、前記
のパンチスルーの影響を最小にするために、チャネル領
域に適切なドーパント種を注入することのできる半導体
集積回路の製造方法を提供することである。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
の製造方法は、基板１１の一部の上に、誘電体性ゲート
１３と導電性材料層１５を形成するステップと、前記誘
電体性ゲート１３と導電性材料層１５の上と基板１１の
側壁２３、２５の上に被さるように誘電体層１７を形成
するステップと、前記誘電体性ゲート１３と導電性材料
層１５の上部に誘電体層１７の一部分１８が残るよう
に、誘電体性ゲート１３と導電性材料層１５の側壁２
３、２５から誘電体層１７をエッチングで除去するステ
ップと、このエッチングプロセスは、前記誘電体層１７
の一部を除去し、前記基板１１にイオン注入３５するス
テップとからなることを特徴とする。
【０００７】
【実施例】図１において、基板１１は、シリコンまたは
ドープシリコン、エピタキシャルシリコン、あるいは他
の半導体材料で形成される。一般的に、基板は他の材料
層がその上に形成されるようなものの総称である。実施
例においては、基板１１はｐ−型シリコン結晶基板であ
る。誘電体性ゲート１３は、二酸化シリコン、あるいは
シリコン酸化窒素物である。導電性材料１５は、導電性
材料で、例えば、ポリシリコンである。この誘電体性ゲ
ート１３と導電性材料１５でもって、ゲート構造を形成
する。選択的に珪化物を導電性材料１５の上部に形成し
てもよい。誘電体層１７は、誘電体材料製で、誘電体性
ゲート１３と導電性材料１５からなるゲートの上、およ
び基板１１の露出部分１９、２１の上に一様に堆積され
る。
【０００８】例えば、誘電体性ゲート１３の厚さは、２
０−２００オングストローム（以下Ａとする）で、好ま
しくは１００Ａである。導電性材料１５の厚さは、０．
１−０．５μｍで、好ましくは２０００Ａである。必要
ならば、導電性材料１５は、珪化物層でもって覆っても
よい。誘電体層１７は、例えば、ＴＥＯＳから形成され
た二酸化シリコン系の誘電体で、その厚さは、０．２−
０．８μｍで、好ましくは５０００Ａである。
【０００９】誘電体層１７の堆積の間、ＮＦ3をこの堆
積プロセスに追加してもよい。一般的に、例えば、誘電
体層１７は、ＣＶＤ装置（Califonia州Santa ClaraのAp
plied Materials社のApplied Materials 5000型）内で
形成してもよい。例えば、ＴＥＯＳ流は、３００−５０
０ｓｃｃｍで、酸素流は、０−１００ｓｃｃｍで、ＮＦ
3流は、５−２０ｓｃｃｍである。一般的な堆積圧力
は、０．５−５．０Ｔｏｒｒの範囲内である。温度範囲
としては、２５０℃−７００℃が好ましい。プラズマ放
電は、１３．５６ＭＨｚで、ｗｐｐから４００Ｗの間の
好ましい。
【００１０】ＴＥＯＳの堆積プロセスにＮＦ3を追加す
ることにより、導電性材料１５と誘電体性ゲート１３と
を含む垂直方向の側壁２３、２５に沿って、誘電体の堆
積を阻害する（フ素で悪影響を及ぼす）。従って、側壁
２３、２５に固着する誘電体層１７の一部、後続のウェ
ットエッチングにより処理され易い。
【００１１】図２は、側壁２３と２５に隣接する誘電体
層１７の一部を優先的に除去するウェットエッチング溶
液中に浸した後の図１の構成図である。一般的に、例え
ば、１５：１のフッ化水素酸溶液は、十分なエッチング
を行う。側壁２７と２９により規定されたチャネルは、
導電性材料１５と誘電体性ゲート１３からなるゲートに
隣接して形成される。側壁２７と２９は、図２におい
て、角度θだけ傾斜しており、このθは３０から５０度
の間である。側壁２７−２９と側壁３１−３３により規
定されたチャネルは、平行チャネルを形成し、これは後
続の注入イオン種を方向付けるよう機能する。
【００１２】この平行チャネルが形成された後、一様ｐ
−型イオン注入３５が行われる。一般的に、ボロンイオ
ンの注入は、そのドーズ量が１×１０12で５０−１６０
ＫＥＶで行われる。
【００１３】ｐ−型ドーパント領域３７と３９は、後続
のパンチスルー制御イオン注入領域として機能する。誘
電体層１７の残りの領域１８が除去される。
【００１４】後続のプロセスは、従来の半導体集積回路
形成プロセスと同様である。例えば、図３においては、
スペーサ４１と４３が、低ドープドレインイオン注入領
域４５と４７と同時に形成され、これによりトランジス
タの低ドープドレイン（ＬＤＤ）を形成する。必要によ
って、従来の形状（すなわち、非ＬＤＤ）のソースとド
レインを、スペーサの有無に関わらず形成してもよい。
【００１５】
【発明の効果】以上述べたように、本発明の方法によれ
ば、ｐ−型ドーパント領域３７と３９がパンチスルー制
御イオン注入として機能するために、小型の半導体集積
回路の形成が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例により製造される半導体集積
回路の製造ステップの部分断面図である。
【図２】図１の半導体集積回路の次の処理をした後の部
分断面図である。
【図３】図２の半導体集積回路を処理した後の部分断面
図である。
【符号の説明】
１１ 基板 １３ 誘電体性ゲート １５ 導電性材料 １７ 誘電体層 １８ 残留部分 １９、２１ 露出部分 ２３、２５、２７、２９ 側壁 ３１−３３ 側壁 ３５ 一様ｐ−型イオン注入 ３７、３９ ｐ−型ドーパント領域 ４１、４３ スペーサ ４５、４７ 低ドープドレインイオン注入領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｘ 7352−4Ｍ 21/336 // Ｈ０１Ｌ 21/306 Ｄ 9278−4Ｍ 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｍ 8617−4Ｍ Ｇ 9054−4Ｍ 29/78 ３０１ Ｐ (72)発明者 クオ−ファ リ− アメリカ合衆国 18106 ペンシルヴェニ ア、ウェスコスヴィル、カントリ− クラ ブ ロ−ド、1308 (72)発明者 チュン−ティン リュ アメリカ合衆国 18106 ペンシルヴェニ ア、ウェスコスヴィル、ボギ− アヴェニ ュ−、1475 (72)発明者 カ−ト ジョ−ジ ステイナ− アメリカ合衆国 18017 ペンシルヴェニ ア、ベスレヘム、グリ−ンフィ−ルド ロ −ド、4212 (72)発明者 チェン−ファ ダグラス ユ アメリカ合衆国 18103 ペンシルヴェニ ア、アレンタウン、ヒルヴュ− ドライ ヴ、1019

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 基板（１１）の一部の上に、誘電体性ゲ
    ート（１３）と導電性材料層（１５）を形成するステッ
    プと、 前記誘電体性ゲート（１３）と導電性材料層（１５）と
    は、前記基板（１１）にほぼ垂直な側壁（２３、２５）
    を有し、前記基板（１１）の他の部分（１９、２１）は
    露出しており、 前記誘電体性ゲート（１３）と導電性材料層（１５）の
    上と基板（１１）の前記側壁（２３、２５）の上に被さ
    るように誘電体層（１７）を形成するステップとを有す
    る半導体集積回路の製造方法において、 （Ａ） 前記誘電体性ゲート（１３）と導電性材料層
    （１５）の上部に誘電体層（１７）の一部分（１８）が
    残るように、誘電体性ゲート（１３）と導電性材料層
    （１５）の側壁（２３、２５）から誘電体層（１７）を
    エッチングで除去するステップと、 前記エッチングプロセスは、前記誘電体層（１７）の一
    部を除去し、 （Ｂ） 前記基板（１１）にイオン注入（３５）するス
    テップとからなることを特徴とする半導体集積回路の製
    造方法。
  2. 【請求項２】 前記誘電体層（１７）は、ＴＥＯＳとＮ
    Ｆ3を用いた反応容器内で形成されることを特徴とする
    請求項１の方法。
  3. 【請求項３】 前記エッチングプロセスは、フッ化水素
    酸を用いることを特徴とする請求項１の方法。
  4. 【請求項４】 前記（Ｂ）ステップは、ボロンイオンを
    注入することを特徴とする請求項１の方法。
  5. 【請求項５】 前記（Ｂ）ステップの後、前記誘電体層
    （１７）の残留部分を取り除くことを特徴とする請求項
    １の方法。
JP5302184A 1992-11-13 1993-11-09 半導体集積回路の製造方法 Pending JPH06209105A (ja)

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