JPS63261755A - Ｆｅｔ素子の製造方法 - Google Patents
Ｆｅｔ素子の製造方法Info
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- JPS63261755A JPS63261755A JP9595087A JP9595087A JPS63261755A JP S63261755 A JPS63261755 A JP S63261755A JP 9595087 A JP9595087 A JP 9595087A JP 9595087 A JP9595087 A JP 9595087A JP S63261755 A JPS63261755 A JP S63261755A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は例えばＭ ＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型Ｆ Ｅ Ｔ （Ｆｉｅ
ｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）素子の製
造方法に関する。
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型Ｆ Ｅ Ｔ （Ｆｉｅ
ｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）素子の製
造方法に関する。
従来、ＬＳＩとして形成されるＭＯ３型ＦＥＴは高集積
化の要請からチャンネルを短くすることが行われている
。しかし、チャンネルが短くなると、ドレイン耐圧が低
下すると共に、ポットキャリアがゲートに注入されてゲ
ート絶縁膜が経時劣化するためにトランジスタ特性が劣
化するという問題がある。 このことを防止するために、低不純物密度ドレイン（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ（Ｌ Ｌ Ｄ）
）構造のＭＯ８型ＦＥＴが提案されている。このＬＬＤ
構造のＦＥＴは、次のように製造される。先ず、シリコ
ンゲートＦＥＴの通常の製造方法に従い、シリコン基板
上のゲート絶縁膜上にシリコンゲートを形成し、シリコ
ンゲートをマスクとして例えばイオン打込により不純物
をドーピングしてドレイン層とソース層を形成する。次
に、シリコンゲートの周辺部に形成した絶縁膜を異方性
ドライエツチングによりエッチバックして、シリコンゲ
ートの周辺部に側壁を形成する。次に、側壁をマスクと
してドレイン層に不純物をドーピングすれば、側壁下の
ドレイン層は低不純物密度となり残部が高不純物密度と
なるＬＬＤ構造のＦＥＴが得られる。
化の要請からチャンネルを短くすることが行われている
。しかし、チャンネルが短くなると、ドレイン耐圧が低
下すると共に、ポットキャリアがゲートに注入されてゲ
ート絶縁膜が経時劣化するためにトランジスタ特性が劣
化するという問題がある。 このことを防止するために、低不純物密度ドレイン（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ（Ｌ Ｌ Ｄ）
）構造のＭＯ８型ＦＥＴが提案されている。このＬＬＤ
構造のＦＥＴは、次のように製造される。先ず、シリコ
ンゲートＦＥＴの通常の製造方法に従い、シリコン基板
上のゲート絶縁膜上にシリコンゲートを形成し、シリコ
ンゲートをマスクとして例えばイオン打込により不純物
をドーピングしてドレイン層とソース層を形成する。次
に、シリコンゲートの周辺部に形成した絶縁膜を異方性
ドライエツチングによりエッチバックして、シリコンゲ
ートの周辺部に側壁を形成する。次に、側壁をマスクと
してドレイン層に不純物をドーピングすれば、側壁下の
ドレイン層は低不純物密度となり残部が高不純物密度と
なるＬＬＤ構造のＦＥＴが得られる。
ところが、上記工程においてシリコンゲートの周辺部の
側壁を異方性ドライエッチによってエッチバックして形
成しているため、側壁の幅を精度良く制御することがで
きない。このため、低不純物密度ドレインの幅を均一に
制御することが困難となり、素子間で特性が不均一とな
るという問題がある。 本発明は、上記の問題点を解決するために成されたもの
であり、その目的とするところは、素子特性の均一なＬ
ＤＤ構造のＦＥＴ素子の製造方法を提供することである
。
側壁を異方性ドライエッチによってエッチバックして形
成しているため、側壁の幅を精度良く制御することがで
きない。このため、低不純物密度ドレインの幅を均一に
制御することが困難となり、素子間で特性が不均一とな
るという問題がある。 本発明は、上記の問題点を解決するために成されたもの
であり、その目的とするところは、素子特性の均一なＬ
ＤＤ構造のＦＥＴ素子の製造方法を提供することである
。
上記問題点を解決するため、本発明方法は、半導体基板
の主面上にゲート絶縁膜を形成し、前記ゲート絶縁膜上
にゲート電極層を形成し、前記ゲート電極層をマスクと
して、半導体基板の主面下にドレイン層とソース層を形
成し、前記ゲート電極層の形成された半導体基板の主面
上に絶縁層を形成し、絶縁層の形成された半導体基板の
主面をウェットエツチングすることにより、前記ゲート
電極層の周辺部の絶縁層を除去し、ゲート電極層の周辺
部の絶縁層の除去された半導体基板を熱酸化して前記ゲ
ート電極層の周辺部に酸化膜の側壁を形成し、少なくと
も前記ドレイン層において、前記側壁下のドレイン層の
不純物密度を他のドレイン層の不純物密度より低密度と
する製造手段を採用するものである。
の主面上にゲート絶縁膜を形成し、前記ゲート絶縁膜上
にゲート電極層を形成し、前記ゲート電極層をマスクと
して、半導体基板の主面下にドレイン層とソース層を形
成し、前記ゲート電極層の形成された半導体基板の主面
上に絶縁層を形成し、絶縁層の形成された半導体基板の
主面をウェットエツチングすることにより、前記ゲート
電極層の周辺部の絶縁層を除去し、ゲート電極層の周辺
部の絶縁層の除去された半導体基板を熱酸化して前記ゲ
ート電極層の周辺部に酸化膜の側壁を形成し、少なくと
も前記ドレイン層において、前記側壁下のドレイン層の
不純物密度を他のドレイン層の不純物密度より低密度と
する製造手段を採用するものである。
ゲート電極層の周辺部に形成される側壁は、ゲート電極
層の形成された半導体基板の主面上に形成された絶縁層
をウエットゴッチングし、その後、熱酸化することによ
り形成される。絶縁層は、ゲート電極層が半導体基板の
主面上に積層されているので、ゲート電極層のところで
ゲート電極層の厚さだけ凸状に形成される。このため、
絶縁層は段差を生じる角部、即ち、ゲート電極層の周辺
部の膜組成が粗に形成される。したがって、その段差部
分のエツチング速度が他の膜組成の緻密な部分のエツチ
ング速度よりも極めて速くなるため、膜組成の緻密な絶
縁層を残し、その段差部分の絶縁層を完全に除去するよ
うに選択エツチングすることが可能となる。その後、熱
酸化処理によりその部分に酸化膜からなる側壁が形成さ
れる。絶縁層の段差部分の大きさは、素子に関係なく均
一となるため、側壁の幅はエツチング速度に依存するこ
となく、素子間で均一に形成することができる。 このため、側壁下の低不純物密度ドレインの幅を素子間
で均一に構成することが可能となり、トランジスタ特性
が均一となる。
層の形成された半導体基板の主面上に形成された絶縁層
をウエットゴッチングし、その後、熱酸化することによ
り形成される。絶縁層は、ゲート電極層が半導体基板の
主面上に積層されているので、ゲート電極層のところで
ゲート電極層の厚さだけ凸状に形成される。このため、
絶縁層は段差を生じる角部、即ち、ゲート電極層の周辺
部の膜組成が粗に形成される。したがって、その段差部
分のエツチング速度が他の膜組成の緻密な部分のエツチ
ング速度よりも極めて速くなるため、膜組成の緻密な絶
縁層を残し、その段差部分の絶縁層を完全に除去するよ
うに選択エツチングすることが可能となる。その後、熱
酸化処理によりその部分に酸化膜からなる側壁が形成さ
れる。絶縁層の段差部分の大きさは、素子に関係なく均
一となるため、側壁の幅はエツチング速度に依存するこ
となく、素子間で均一に形成することができる。 このため、側壁下の低不純物密度ドレインの幅を素子間
で均一に構成することが可能となり、トランジスタ特性
が均一となる。
以下、本発明を具体的な実施例に基づいて説明する。第
１図から第５図は本発明の具体的な一実施例に係るＬＤ
Ｄ構造のＭＯ３型ＮチャンネルＦＥＴの製造方法の各工
程における素子の断面図である。 第１図に示すように、Ｓｉ基板１上の所定領域に素子分
離のためのフィールド酸化膜（図示しない）を形成した
後、Ｓｉ基板１の主面上に一様に８１０、等からなるゲ
ート絶縁膜２を形成する。次に、そのゲート絶縁膜２上
に多結晶シリコンを成長させ、バターニングによりチャ
ンネル１０の上部のゲート絶縁膜２上の多結晶シリコン
を残してゲート電極ｒＪ３を形成する。次に、熱酸化に
より酸化膜１１をゲート電極層３の表面に形成する。尚
、この酸化膜１１は特に必要とするものではない。 次に、ゲート電極層３をマスクとしてリンをイオン打込
して、低不純物密度ドレインＩＩ （Ｎ−） ４ａと
低不純物密度ソース層（Ｎ−）４ｂを形成する。その後
、この状態のＳｉ基板１の主面上に一様にＣＶＤ法によ
り絶縁層であるシリコン窒化膜５を形成する。このシリ
コン窒化膜５は、ゲート電極居３の厚さのため、ゲート
電極層３の上部で凸状に盛り上がり、段差を生じる。そ
して、ゲート電極層３０周辺部の段差部５ａのシリコン
窒化膜５の膜組成は他の平坦部５ｂ、５ｃに比べて粗に
なる。 その後、リン酸或いはフッ酸等の薬液により、シリコン
窒化膜５の表面を′軽くウェットエツチングすると、第
２図に示すように、膜組成の緻密でない段差部５ａのみ
が完全にエツチング除去され、５ｉｎ２からなるゲート
絶縁膜２とゲート電極層３の周辺の酸化膜１１を露出さ
せることができる。この時、シリコン窒化Ｗ１５の平坦
部５ｂ、５ｃは、その膜厚の一部或いは殆ど全てが残っ
たままの状態とすることができる。この様なＣＶＤで堆
積されたシリコン窒化膜５の段差部５ａでの増速エツチ
ングは一般的によく知られた性質である。尚、上記のエ
ツチングの場合に、ゲート絶縁ｒｇｔ２や酸化膜１１が
露出されるが、このゲート絶縁膜２や酸化膜１１でエツ
チングを停止させろことなく、ゲート電極層３や３１基
板工が露出するまでエツチングしてもよい。 次に、この状態で熱酸化を行い、第３図に示すように、
シリコン窒化膜５の除去された領域のみに、即ち、ゲー
ト電極層３の周辺部に選択的にシリコン酸化膜から成る
側壁６を形成する。 次に、第４図に示すように、５ｉＯｚのゲート絶縁膜２
をエツチング停止膜として、リン酸等によるウェットエ
ッチ或いはＣＦ、ガス等によるドライエッチによりシリ
コン窒素膜５を完全にエツチング除去する。 次に、第５図に示すように、この側壁６をマスクにして
、ヒ素を高密度にイオン注入して、高不純物密度ドレイ
ン層（Ｎ”）７ａと高不純物密度ソース層（Ｎ”＞７ｂ
とが形成される。したがって、側壁６の直下はヒ素がド
ーヘピングされないため、低不純物密度ドレイン層（Ｎ
）４ａと低不純物密度ソース層（Ｎ−）４ｂが残る。こ
の低不純物密度ドレインＦＪ（Ｎ−）４ａと低不純物密
度ソース層（Ｎ−）４ｂの幅、即ち、ゲート電極層３の
端から高不純物密度ドレイン層（Ｎ”）７ａ又は高不純
物密度ソース層（Ｎ”）７ｂまでの距離ΔＬは、側壁６
の幅によって決定される。 このようにして、ＬＤＤ構造のＦＥＴが形成される。 尚、ΔＬを制御することは、ＬＤＤ構造での特性を制御
する上で重要である。ＬＤＤ構造によりドレイン耐圧の
向上、ホットキャリア発生量の低減等の特性改善を充分
に達成するためには、ΔＬは約０．３μｍ以上とするこ
とが必須となるが、通常ＬＤＤ＠５ｉに用いられるＣＶ
Ｄ酸化膜をエッチバックして側壁を形成する方法では、
エツチング速度のばらつきによってΔＬが０．３μｍ以
下となる場合も生じ、その結果、充分な歩留りを得るこ
とが困難である。 次に、ＰチャンネルのＬＤＤ構造のＦＥＴの製造方法に
ついて述べる。 Ｎチャンネルの場合には、第１図で低不純物密度ドレイ
ンＧ（Ｎ−）４ａと低不純物密度ソース層（Ｎ−）４ｂ
を形成しているが、Ｐチャンネルの場合には、ゲート電
極層３を形成した後、そのゲート電極ＦＩ３をマスクと
して、ボロンを高密度にイオン打込し、高不純物密度ド
レイン層（Ｐ”″）８ａと高不純物密度ソース層（Ｐ”
）８ｂとを形成する。その後、シリコン窒化膜５の形成
、エツチング、熱酸化処理は、Ｎチャンネルの場合と同
様にして行われ、第６図に示すように、側壁６の形成さ
れたＳｉ基板１が得られる。 この時、熱酸化によりゲート電極層３の周辺部にシリコ
ン酸化膜から成る側壁６が形成されるが、ボロンの偏析
係数は１以下であるため、側壁６の直下の高不純物密度
ドレイン層（Ｐ”＞８ａと高不純物密度ソースＧ（Ｐ”
）８ｂの表面近傍に存在していたボロンの一部は熱酸化
処理中に、シリコン酸化膜から成る側壁６中に吸いださ
れる。その結果、第７図に示すように、側壁６の直下の
高不純物密度ドレイン層（Ｐ″″＞８ａと高不純物密度
ソースＩＩ（Ｐ１８ｂのボロン密度は低下し、側壁６の
直下に低不純物密度ドレインＦＷ （Ｐ−）９ａと低不
純物密度ソース層（Ｐ−）９ｂが形成される。 尚、上記実施例では、ゲート電極ば３は多結晶シリコン
で構成したが、高融点金属或いは高融点金属シリサイド
或いはそれらの積層膜で構成してもよい。 また、ゲート絶縁膜２はＳｌＯ□で構成したが、窒化シ
リコン、タンタルオキサイド等で構成してもよい。
１図から第５図は本発明の具体的な一実施例に係るＬＤ
Ｄ構造のＭＯ３型ＮチャンネルＦＥＴの製造方法の各工
程における素子の断面図である。 第１図に示すように、Ｓｉ基板１上の所定領域に素子分
離のためのフィールド酸化膜（図示しない）を形成した
後、Ｓｉ基板１の主面上に一様に８１０、等からなるゲ
ート絶縁膜２を形成する。次に、そのゲート絶縁膜２上
に多結晶シリコンを成長させ、バターニングによりチャ
ンネル１０の上部のゲート絶縁膜２上の多結晶シリコン
を残してゲート電極ｒＪ３を形成する。次に、熱酸化に
より酸化膜１１をゲート電極層３の表面に形成する。尚
、この酸化膜１１は特に必要とするものではない。 次に、ゲート電極層３をマスクとしてリンをイオン打込
して、低不純物密度ドレインＩＩ （Ｎ−） ４ａと
低不純物密度ソース層（Ｎ−）４ｂを形成する。その後
、この状態のＳｉ基板１の主面上に一様にＣＶＤ法によ
り絶縁層であるシリコン窒化膜５を形成する。このシリ
コン窒化膜５は、ゲート電極居３の厚さのため、ゲート
電極層３の上部で凸状に盛り上がり、段差を生じる。そ
して、ゲート電極層３０周辺部の段差部５ａのシリコン
窒化膜５の膜組成は他の平坦部５ｂ、５ｃに比べて粗に
なる。 その後、リン酸或いはフッ酸等の薬液により、シリコン
窒化膜５の表面を′軽くウェットエツチングすると、第
２図に示すように、膜組成の緻密でない段差部５ａのみ
が完全にエツチング除去され、５ｉｎ２からなるゲート
絶縁膜２とゲート電極層３の周辺の酸化膜１１を露出さ
せることができる。この時、シリコン窒化Ｗ１５の平坦
部５ｂ、５ｃは、その膜厚の一部或いは殆ど全てが残っ
たままの状態とすることができる。この様なＣＶＤで堆
積されたシリコン窒化膜５の段差部５ａでの増速エツチ
ングは一般的によく知られた性質である。尚、上記のエ
ツチングの場合に、ゲート絶縁ｒｇｔ２や酸化膜１１が
露出されるが、このゲート絶縁膜２や酸化膜１１でエツ
チングを停止させろことなく、ゲート電極層３や３１基
板工が露出するまでエツチングしてもよい。 次に、この状態で熱酸化を行い、第３図に示すように、
シリコン窒化膜５の除去された領域のみに、即ち、ゲー
ト電極層３の周辺部に選択的にシリコン酸化膜から成る
側壁６を形成する。 次に、第４図に示すように、５ｉＯｚのゲート絶縁膜２
をエツチング停止膜として、リン酸等によるウェットエ
ッチ或いはＣＦ、ガス等によるドライエッチによりシリ
コン窒素膜５を完全にエツチング除去する。 次に、第５図に示すように、この側壁６をマスクにして
、ヒ素を高密度にイオン注入して、高不純物密度ドレイ
ン層（Ｎ”）７ａと高不純物密度ソース層（Ｎ”＞７ｂ
とが形成される。したがって、側壁６の直下はヒ素がド
ーヘピングされないため、低不純物密度ドレイン層（Ｎ
）４ａと低不純物密度ソース層（Ｎ−）４ｂが残る。こ
の低不純物密度ドレインＦＪ（Ｎ−）４ａと低不純物密
度ソース層（Ｎ−）４ｂの幅、即ち、ゲート電極層３の
端から高不純物密度ドレイン層（Ｎ”）７ａ又は高不純
物密度ソース層（Ｎ”）７ｂまでの距離ΔＬは、側壁６
の幅によって決定される。 このようにして、ＬＤＤ構造のＦＥＴが形成される。 尚、ΔＬを制御することは、ＬＤＤ構造での特性を制御
する上で重要である。ＬＤＤ構造によりドレイン耐圧の
向上、ホットキャリア発生量の低減等の特性改善を充分
に達成するためには、ΔＬは約０．３μｍ以上とするこ
とが必須となるが、通常ＬＤＤ＠５ｉに用いられるＣＶ
Ｄ酸化膜をエッチバックして側壁を形成する方法では、
エツチング速度のばらつきによってΔＬが０．３μｍ以
下となる場合も生じ、その結果、充分な歩留りを得るこ
とが困難である。 次に、ＰチャンネルのＬＤＤ構造のＦＥＴの製造方法に
ついて述べる。 Ｎチャンネルの場合には、第１図で低不純物密度ドレイ
ンＧ（Ｎ−）４ａと低不純物密度ソース層（Ｎ−）４ｂ
を形成しているが、Ｐチャンネルの場合には、ゲート電
極層３を形成した後、そのゲート電極ＦＩ３をマスクと
して、ボロンを高密度にイオン打込し、高不純物密度ド
レイン層（Ｐ”″）８ａと高不純物密度ソース層（Ｐ”
）８ｂとを形成する。その後、シリコン窒化膜５の形成
、エツチング、熱酸化処理は、Ｎチャンネルの場合と同
様にして行われ、第６図に示すように、側壁６の形成さ
れたＳｉ基板１が得られる。 この時、熱酸化によりゲート電極層３の周辺部にシリコ
ン酸化膜から成る側壁６が形成されるが、ボロンの偏析
係数は１以下であるため、側壁６の直下の高不純物密度
ドレイン層（Ｐ”＞８ａと高不純物密度ソースＧ（Ｐ”
）８ｂの表面近傍に存在していたボロンの一部は熱酸化
処理中に、シリコン酸化膜から成る側壁６中に吸いださ
れる。その結果、第７図に示すように、側壁６の直下の
高不純物密度ドレイン層（Ｐ″″＞８ａと高不純物密度
ソースＩＩ（Ｐ１８ｂのボロン密度は低下し、側壁６の
直下に低不純物密度ドレインＦＷ （Ｐ−）９ａと低不
純物密度ソース層（Ｐ−）９ｂが形成される。 尚、上記実施例では、ゲート電極ば３は多結晶シリコン
で構成したが、高融点金属或いは高融点金属シリサイド
或いはそれらの積層膜で構成してもよい。 また、ゲート絶縁膜２はＳｌＯ□で構成したが、窒化シ
リコン、タンタルオキサイド等で構成してもよい。
本発明は、低不純物密度ドレインを形成するのに、ゲー
ト電極層の周辺部に側壁を形成して、その側壁下のドレ
イン層を低不純物密度とするが、その側壁の形成方法に
特徴を有している。即ち、ゲート電極層の形成された半
導体基板の主面上に絶縁層を形成し、絶縁層の形成され
た半導体基板の主面をウェットエツチングすることによ
り、ゲート電極層の周辺部の絶縁層を除去し、ゲート電
極層の周辺部の絶縁層の除去された半導体基板を熱酸化
してゲート電極層の周辺部に酸化膜の側壁を形成するよ
うにしているので、絶縁層のゲート電極層の厚みによっ
て生じる膜組成の粗な段差部のみがエツチングされ、エ
ツチング幅はエツチング時間に依らずその段差の程度に
よって決定されるため素子によらず均一幅の側壁を形成
するこきができる。したがって、低不純物密度ドレイン
の幅を素子に依らず均一に制御できるため、素子特性が
均一化され、歩留りの向上が図られる。
ト電極層の周辺部に側壁を形成して、その側壁下のドレ
イン層を低不純物密度とするが、その側壁の形成方法に
特徴を有している。即ち、ゲート電極層の形成された半
導体基板の主面上に絶縁層を形成し、絶縁層の形成され
た半導体基板の主面をウェットエツチングすることによ
り、ゲート電極層の周辺部の絶縁層を除去し、ゲート電
極層の周辺部の絶縁層の除去された半導体基板を熱酸化
してゲート電極層の周辺部に酸化膜の側壁を形成するよ
うにしているので、絶縁層のゲート電極層の厚みによっ
て生じる膜組成の粗な段差部のみがエツチングされ、エ
ツチング幅はエツチング時間に依らずその段差の程度に
よって決定されるため素子によらず均一幅の側壁を形成
するこきができる。したがって、低不純物密度ドレイン
の幅を素子に依らず均一に制御できるため、素子特性が
均一化され、歩留りの向上が図られる。
第１図乃至第５図は本発明の具体的な一実施例に係る製
造方法の各工程における素子の断面図。 第６図、第７図は第２実施例に係る製造方法の各工程に
おける素子の断面図である。 １ °Ｓｉ基板 ２ °ゲート絶縁膜 ３ ゲート電極
層 ４ａ、９ａ 低不純物密度ドレイン層４ｂ、９ｂ
−低不純物密度ソース層 ？ａ、８ａ高不純物密度ドレ
イン層 ７ｂ、８ｂ 高不純物密度ソース層 ５゛
シリコン窒化膜 ６ ・側壁 特許出願人 日本電装株式会社 代 埋入 弁理士 藤谷 修
造方法の各工程における素子の断面図。 第６図、第７図は第２実施例に係る製造方法の各工程に
おける素子の断面図である。 １ °Ｓｉ基板 ２ °ゲート絶縁膜 ３ ゲート電極
層 ４ａ、９ａ 低不純物密度ドレイン層４ｂ、９ｂ
−低不純物密度ソース層 ？ａ、８ａ高不純物密度ドレ
イン層 ７ｂ、８ｂ 高不純物密度ソース層 ５゛
シリコン窒化膜 ６ ・側壁 特許出願人 日本電装株式会社 代 埋入 弁理士 藤谷 修
Claims (1)
- 【特許請求の範囲】 半導体基板の主面上にゲート絶縁膜を形成し、前記ゲ
ート絶縁膜上にゲート電極層を形成し、前記ゲート電極
層をマスクとして、半導体基板の主面下にドレイン層と
ソース層を形成し、前記ゲート電極層の形成された半導
体基板の主面上に絶縁層を形成し、 絶縁層の形成された半導体基板の主面をウェットエッチ
ングすることにより、前記ゲート電極層の周辺部の絶縁
層を除去し、 ゲート電極層の周辺部の絶縁層の除去された半導体基板
を熱酸化して前記ゲート電極層の周辺部に酸化膜の側壁
を形成し、 少なくとも前記ドレイン層において、前記側壁下のドレ
イン層の不純物密度を他のドレイン層の不純物密度より
低密度とする ＦＥＴ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9595087A JPS63261755A (ja) | 1987-04-18 | 1987-04-18 | Ｆｅｔ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9595087A JPS63261755A (ja) | 1987-04-18 | 1987-04-18 | Ｆｅｔ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63261755A true JPS63261755A (ja) | 1988-10-28 |
Family
ID=14151538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9595087A Pending JPS63261755A (ja) | 1987-04-18 | 1987-04-18 | Ｆｅｔ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63261755A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0607658A2 (en) * | 1992-11-13 | 1994-07-27 | AT&T Corp. | MOSFET manufacture |
| JP2005183867A (ja) * | 2003-12-24 | 2005-07-07 | Mitsumi Electric Co Ltd | 半導体素子及びその製造方法 |
-
1987
- 1987-04-18 JP JP9595087A patent/JPS63261755A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0607658A2 (en) * | 1992-11-13 | 1994-07-27 | AT&T Corp. | MOSFET manufacture |
| US5416033A (en) * | 1992-11-13 | 1995-05-16 | At&T Corp. | Integrated circuit and manufacture |
| EP0607658A3 (en) * | 1992-11-13 | 1995-08-30 | At & T Corp | Manufacturing of a MOSFET. |
| JP2005183867A (ja) * | 2003-12-24 | 2005-07-07 | Mitsumi Electric Co Ltd | 半導体素子及びその製造方法 |
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