JPS6035573A - 半導体装置の製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し技術分野〕 本発明は、金属酸化物半導体電界効果トランジスタ（以
下ＭＯ８ＦＥＴと称す）に関する。

〔背景技術〕

二重拡散（ＤＳＡ）型とも呼ばれる縦形のＭＯＳＦＥＴ
は第１図を参照し、例えばｎ′ｍ５ｉ（シリコン）基体
ｌの表面に酸化膜（Ｓ　ｉ　Ｏｘ膜）２を介してポリ（
多結晶）シリコン層を形成し、これをバターニングした
ポリシリコンゲート３をマスクとし℃例えばホウ素（Ｂ
）を基体表面に拡散して深いｎ型領域４を形成し、上記
ポリシリコンゲート３を再びマスクとして例えばヒ素（
Ａｓ）を拡散してソースとなる浅いｎ＋型領領域５形成
し、このｎ型領域に接続するアルミニウム電極６を設け
ることにより、ｐ型領域表面におけるｎ＋型領領域５形
成されない部分４ａをチャネル部とするとともＶＣ，ｎ
型基体をドレインとする同図に示すような二重拡散縦形
ＭＯ８ＦＥＴが得られていた。

コノヨうな二重拡散型ＭＯ８ＦＥＴにおいては、ポリシ
リコンゲートによって自己整合的に形成はれたチャネル
部となるｐ型拡散領域が、表面に高濃度部を有するため
にｖｔｈ　（Ｌきい電圧）の温度依存性が大きくなる。

このため第２図に示されるようなＩＤ−ｖｏＢの温度特
性において、温度係数θｖｔｈ／ａＴがａ　Ｖ　ｔ　ｈ
　／　ＩＩ　Ｔ−０となる点（Ｑｐｏｉｎｔ）における
ドレイン電流ＩＱが大きくなる。同図において、温度係
数θＶ、ｈ／ａＴが負となる領域（ａ　Ｖｔ　ｈ　／　
ａ　Ｔ　（０）は素子温度が上昇するとドレイン電流１
１）が小さくなる領域であることを意味し、ｍｅ係数ａ
Ｖｔｈ／ａ　Ｔカ正ノ領Ｈ（θｖｔ、、／ａ’ｒ）Ｏ）
は素子温度が上昇するとドレイン電流ｌＤが大きＫなる
。

この領域＋１１１−いて■、とＶＤ８の関係ｔみると第
３図を参照し、ｖｏ８？一定に置屋しているにもかかわ
らず、あるｖＤ８からドレイン電流が暴走（矢印に示す
ように上方へ向う）し始める。温度係数正の領域では次
の正帰還がかかる。

正帰還は、次のように起こる。ＩＤＸＶＤ、の発熱によ
り素子温度（ケース温度）が上昇する。ケース温度が上
昇するとＶｔｈが減少する。ｖｔｈが減少するとｖＧＩ
ｌが一定であるのでｌＤが増加する。

そして工。が増加すると１．の増加分の電流×ｖＤａだ
けまた発熱する。これが繰り返えされる。

この正帰還は、■、８が大きい領域ではより小袋なＩＤ
でも発生しやすく、二重拡散型ＭＯ３ＦＥＴのような■
、が３〜６Ａの素子では５００Ｖ以上の高耐圧に設計す
る場合に回避できない問題となる。

〔発明の目的〕

本発明の目的は、ＭＯＳ　Ｆ　Ｅ　’、１’、　ｑ！ｆ
にパワーＭＯ８ＦＥＴにお〜・て、チャネルｆＡ度を低
減し、■、を下げ熱暴走を押え、これにより安全動作領
域（ＤＯＡＳＯ）を広く確保することにある。

〔発明の概要〕

本願におい工開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、絶縁ゲート型電界効果トランジスタの製造法
において、ドレインとなるｎ型シリコン半導体基体の表
面にＳ　ｉＯ２膜を介しくポリ（多結晶）シリコン層を
部分的に形成し、このポリシリコン層をマスクにしてシ
リコン基体表面にｐ型領域を拡散し、次いで上記ポリシ
リコン層の側端の一部を取り除い１ゲートとじ、このポ
リシリコン層を、マスクにしてｐ型領域の表面１（ソー
スとなるｎ＋型領領域拡散することにより、ｐ型惟域表
面のチャネル部のａｌｌ勾配を小１くしもってＩ。

を低下させ前記目的を達成させるものである。

〔実施例〕

第４図〜第９図は本発明による実施例であって二重拡散
型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔの製造プロセスの要部を示す工
程断面図である。

以下各工程にそって詳述する。

（１１第４図に示すようにｎ型Ｓｉ（シリコン）基体１
の底面（下面）Ｋ高濃度のｎ＋＋層１ａを拡散した基体
（ザブストレート）を用意し、表面（上面）を熱酸化し
て５００八程度の厚さのゲート絶縁膜（Ｓｉｎ、膜）２
を生成し、その上に気相よりＳｉをデポジットして１〜
２μｍ厚のポリＳｉ層３を形成する。さらにこの上に、
プラズマ処理によるシリコン・ナイトライド（ＳＩ３Ｎ
４）膜７を形成する。

（２１Ｓｉ、Ｎ４膜７及びポリＳｉ層３を、プラズマ・
エッチ等の手段で一部を第５図に示すように取り除いて
拡散窓を形成後、残ばれたポリシリコン層７をマスクに
してイオン打込みにより基体表面にボロン（Ｂ）を導入
する。

（３）アニールすることによりボロン（Ｂ）を基体ｌ内
に拡散し、第６図に示すようにｐ型拡散領域４を形成す
る。このときの拡散時間は、素子の最大耐圧電圧に対し
てパンチスルーをおこさない拡散長（ｄ、）を形成する
必要がある。例えば、耐圧８００Ｖレベルの素子ではチ
ャネル長（実効）１０／ｊｍ以上、チャネル部表面濃度
２．　ＯＸ　１７ｃｍ−’以下とする。

（４）　次いでＨＦ系エッチ液で拡散窓表面の５ｉｎ２
膜２をエッチするが、このとき、表面をＳ　Ｉ　ｓ　Ｎ
４膜７で覆われたポリＳ１層３の側端部３ａがエッチ（
サイドエッチ）され、第７図に示すようにｄ。

分だけボ＋）　３１層３が後退する。

（５）　熱リン酸等によるエッチにより３ｉ３Ｎ、膜７
を取り除き、拡散窓表面の一部にＳ　＋　Ｏｔ膜等のマ
スフ材８を形成し、ヒ素（Ａ　ｓ　）又はリン（Ｐ）を
イオン打込み、拡散して拡散深さａｔ（ａｔ＜ａｔ）の
ノースとなるｎ＋型領領域５第８図のように形成する。

このときポリＳｉ層３がｄｏだけチャネル側へずれた状
態の拡散窓を通し’７ｎ＋型拡散がなされる。

（６）全面にリンシリケートガラス（ＰＳＧ）等の絶縁
膜９をデポジットし、コンタクトホトエッチ後アルミニ
ウム（ｋｌ）を蒸着して第９図に示すようにｎ＋型領領
域５びそれに隣接するｐ型領域４の一部表面に低抵抗接
触するＡＩ電極６を形成し、その後バターニングしてソ
ース電極（配線）を完成する。

第１１図は、本発明による二重拡散型ＭＯ８ＦＥＴのチ
ャネル部近傍の拡大断面図を示す。なお、第１０図は、
これと対照して示ばれるこれまでの二重拡散ｆｆ１Ｍ０
８ｆ”ＥＴのチャネル部近傍の拡大断面図である。

これまでの例では、基体表面部分におけるｎ型不純物の
濃度分布は第１０Ａ図に示すように拡散窓端な中心にピ
ークの部分１０を含み、チャネル部分４ａは比奴的濃度
の高い部分を含んでいる。

これに対して本発明では、第１１Ａ図に示すようにｎ型
不純物のピーク部分はな（なっているため、チャネル部
分４ａは比較的低い濃度をもつことになる。又、ｎ型不
純物の拡散深さが同じである場合、これまでの例でのチ
ャネル長ｌ、に対し℃本発明の例ではチャネル長７！２
はポリＳｉ層をサイドエッチした深ζ（ｄｏ　）分だけ
短かく形成式れる。又、チャネル長とｎ型不純物の拡散
深さからｎ型不純物の拡散深さを差いた値Ｂとの関係は
、たとえは従来は、Ａ、二〇、８ＸＢであるのに対し本
発明の実施例ではβ２（０，６Ｘ１３と短チャネルとな
る。

第１２図は本発明により完成した二重拡散型ＭＯ８Ｆ’
ＥＴの一部を切り欠い１こ状態の斜視図である。１１は
ドレイン電極、１２は最終保護絶縁膜である。

〔効果〕

以上実施例で述べた本発明によれば下記のように効果が
得られる。

一般に二重拡散型ＭＯ８Ｌ”ＥＴのゲート部しきい電圧
を表わす場合、下記の式 ゲート部　チャネル部 の濃度、ε６は誘電率、Ｏｏはゲートチャネル間容量・
　ψＦ０はゲート電極部の７エルミホテンゾヤル、む８
はチャネル基板のフェルミポテンシャルである。このう
ち最も影響の大きい項はチャネル部のを小きくするのに
有効である。

したがって、本発明によればυ１１記実施例で述べたよ
うに拡散窓をずらせることでチャネル部となるｐ型領域
の濃度の濃い部分をＮ型不純物つぶし濃度を小さくする
ことによって、しきい電圧ｖ１１゜を有効に低減できる
。又、本発明によれは、第１回目の拡散層を深くとれる
ため、チャネル下の抵抗（ベース抵抗）を下げ、ホール
の蓄積をなくし負荷抵抗の問題を解決できる。

第４３図は、ドレイン耐圧８００Ｖレベルの二重拡散型
ＭＯ８ＦＥＴ素子において１．をＩ八まで下げる例を示
す■Ｄ８”Ｄ特性曲線図である。同図において曲線Ａ、
ＢはこれまでのＭＯＳＦＥＴの例、曲線Ｃは本発明の方
法によるＭＯＳＦＥＴの例を示す。

なお、この場合のプロセス仕様、及び、Ｖｔｂ特性は下
表のとおりである。

（表） ※ポリＳｉ層のサイドエッチ量ｄｏ−３μｍとする。

このように本発明によればｖｔｂ特性を０．２〜０．６
（Ｖ）と小さくし、■。をＩＡまで下げることにより、
高電圧側で熱暴走を有効に抑えることができる。その結
果、第１４図に示すように高耐圧パワーＭＯ８ＦＥＴの
安全動作領域（ＤＯＡＳＯ）を改善することができる。

図中の実線は、本発明による二重拡散型ＭＯ８ＦＥＴの
ＤＯＡＳＯを示している。一方点線は、従来の二重拡散
型ＭＯ８ＦＥＴのＤＯＡＳＯを示している。両者を比較
すると、高圧側でＤＯＡＳＯが改善されていることがわ
かる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱し。

ない範囲で種々変更可能であることはいうまでもない。

たとえば、ポリＳｉ層ゲート上に３ｉ３Ｎ。

膜を形成する代りに薄い酸化膜を介してホトレジストで
覆い、これをマスクとしてポリＳｉ層サイドエッチのた
めのマスクとするようにしてもよい。

〔利用分野〕

本発明は特にドレイン耐圧８００Ｖの二重拡散高耐圧縦
型ＭＯ８ＦＥＴに適用して有効である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高耐圧縦型パワーＭ
Ｏ８ＦＥＴに適用した場合について説明したが、本発明
はこれ以外の一般の縦型パワーＭＯ８ＦＥＴの■ｔｈ低
減手段として応用することができる。■ｔｈを低減する
ことで０−ＭＯＳＦＥＴの電源電圧（５ｖ）と同様の電
圧からの駆動が可能となる。又、ＭＯＳＦＥＴにおいて
ＯＮ抵抗を低減することができる。

【図面の簡単な説明】

第１図は、二重拡散型パワーＭＯ８ＦＥＴの一例を示す
断面図である。 第２図は、二重拡散型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔにおける熱
依存性を示す■。、−１゜曲線図である。 第３図は、二重拡散型ＭＯ８ＦＥＴにおける■Ｄｌｌ　
’Ｄ特性曲線図である。 第４図〜第９図は、本発明による一実施例であって、二
重拡散型ＭＯ８ＦＥＴの製造プロセスを示す工程断面図
である。 第１０図及び第１１図は二重拡散型Ｍ　０３　Ｆ’　Ｅ
ＴＫおけるチャネル部近傍の拡大断面図であって第１０
図はこれまでの例、第１１図は本発明の例を示す。第１
０Ａ図及び第１１Ａ図は第１Ｏ図及び第１１図に対応す
る基体表面におけるｐ型拡故濃度分布曲線図である。 第１２図は、本発明による二重拡散型ＭＯ８ＦＥＴの一
部切り欠いた状態の斜視Ｍである。 第１３図は、本発明の効果を示す■。Ｂ’−Ｉｔｌ特性
曲線図である。 第１４図は、本発明の効果を示すＤＯＡＳＯ特性曲線図
である。 １・・・ｎ型Ｓｉ基体（ドレイン）、２・・・ゲート絶
縁膜（Ｓ　ｒ　Ｏｔ膜）、３・・・ポリＳｉゲート、４
・・・ｐ型拡散領域、４ａ・・・チャネル部、５・・・
ｎ＋型拡散領域（ソース）、６・・・ソースＡｌ電極、
７・・・Ｓｔ、Ｎ、膜、８・・・マスク材、９・・・Ｐ
ＳＧ膜、１０・・・ピーク部分、１１・・・ドレイン電
極、１２・・・最終保護膜絶縁膜。 代理人　弁理士　高　橋　明　失 策　１　図 第　２　図 第３図 陶 第　５　図 第　６　図 第　７　図 第　８　図 第１２図 ／Ｚ 第１３図 ゾρ５ＣＶノ 第１４図 ＶＤδ 手続補正書（方式） ％式％ 発明の名称 半導体装置の製造法 補正をする者 ・１ケ１トノ関係特許出願人 名　称　１５１０１株式会Ｊｌ：　ＩＪ　立　製　作　
所二　理　人 補 袖 補 ・・・・・・濃度分布曲線図である。」を削除する。 （２）　図面第１０図及び第１１図を別添の通り補正す
第１　Ｏｆ￥１ 第１１１］１ 手続補正書（＠８） 事件の表示 昭和５８　年特許願第　１４３８５２　シ１発明の名称 半導体装置の製造法 補正をする者 ＋＋＋１との１語　特許出願人 名　称　７５１０１は式会ンＩ　［１立　製　作　所代
　理　人 明細書の発明の詳細な説明の欄 補正の内容 次頁のとおり。 （１）明細書第７頁下から２行と３行の間に行を改めて
下記事項を挿入する。 記 ［第１０図の（Ａ）及び第１１図の（Ｂ）は第１０図及
び第１１図に対応する基体表面におけるｐ型拡散濃度分
布曲線図である。」 （２）　明細書第７頁下から１行「第１０Ａ図」を「第
１０図の（Ａ）」と補正する。 （３）明細書第８頁３行「第１１Ａ図」を「第１１図の
（Ｂ）」と補正する。

Claims (1)

【特許請求の範囲】
1. １、　ドレイ／となる第１導電型半導体基体の表面に絶
   縁膜を介してゲートとなる多結晶半導体層を部分的に形
   成し、この多結晶半導体層をマスクにして基体表面に第
   ２導電型半導体領域を拡散し、次いで上記多結晶半導体
   層の側端の一部を取り除き、この多結晶半導体層をマス
   クとして第２導電型領域の表面にソースとなる第１導［
   型領域を拡散することを特徴とする半導体装置の製造法
   。