JPS6147650A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置の素子分離技術に関する
ものであり、特に、細溝により構成された素子分離領域
を備えた半導体集積回路装置の製造方法に適用して有効
な技術に関するものである。

〔背景技術］ 相補型のＭＩＳＦＥＴ（以下、ＣＭＩＳという）を備え
た半導体共積回路装Ｗ（以下、ＩＣという）では、寄生
バイポーラトランジスタによるラッチアップを防止する
ことが重要な技術的課題とされている。

ラッチアップを防１卜するためには、ＰチャネルＭＩＳ
ＦＥＴとｎチャネルＭＩＳＦＥＴとを離隔して、寄生バ
イポーラトランジスタの電流増幅率を小さくする必要が
ある。しかし、ＰチャネルＭＩＳＦＥＴとｎチャネルＭ
ＩＳＦＥＴとを平面方向に離隔したのでは、ＩＣの集積
度を向上する妨げとなる。

そこで、ｐチャネルＭＩＳＦＥＴとｎチャネルＭＩＳＦ
ＥＴとを離隔する距離を半導体基板の深さ方向で得るた
めに、ｐチャネルＭＩＳＦＥＴとｎチャネルＭＩＳＦＥ
Ｔとの間に靜溝を形成して素子分離領域を構成する技術
が知られている。

しかし、この技術によれば、素子分離領域を形成した後
に、ｎ型のウェル領域を形成し７ている。

このため、ｎ型のウェル領域を形成しない領域を。

例えば、レジストで贋う必要がある。レジストは、端部
が素子分離領域の上に位置するように形成する必要があ
る。

このため、レジストのマスク合せズレを考慮して細溝の
幅を決定しなければならないので、細溝の幅を縮小する
ことが困難になることを本発明者は見い出した。

なお、細溝を用いて素子分離領域を形成し、た後に、ｎ
型ウェル領域を形成する技術は、ＶＬＳＩＳｙＩＩｌｐ
ｏｓｉｕｍ　１９８３．　ｐ　２６−　ｐ　２７、Ｙａ
ｍａｇｕｃｈｉ。

Ｍｏｒｉｍｏｔｏ、Ｋａｗａｍｏｔｏ＋ｒＰｒｏｃｅｓ
ｓ　ａｎｄ　Ｄｅｖｉｃｅｐｅｒｆｏｒｍａｎｃｅ　ｏ
ｆ　１　ｐ　ｍ　ｃｈａｎｎｅｌ　ｎ−ｗｅｌｌ　ＣＭ
　Ｏ３ｕｓｉｎｇ　Ｄｅｅｐ　Ｔｒｅｎｃｈ　ｌ５ｏｌ
ａｔｉｏｎ　ＴｅｃｎｏｌｏｇｙＪに記載されている。

［発明の目的］ 本発明の目的は、素子分離領域を構成するための細溝の
幅を縮小し、ＩＣの集積度を向上することが可能な技術
手段を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明１ｔａ書の記述及び添付図面によって明らかになるで
あろう。

［発明の概要］ 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、第１のウェル領域上に形成したマスクの一部
を酸化して得たマスクによって第２のウェル領域を規定
し、この酸化して得たマスクの除去後に第１及び第２の
ウェル領域の間の領域を素子分離領域とする！これによ
って、素子分離領域を構成するための細溝と、ウェル領
域とをセルブアラインによって形成して、前記細溝とウ
ェル領域とのマスク合せズレを防止し、かつ、細溝の幅
を縮小するものである。

以下、本発明の構成について、一実施例とともに説明す
る。

［実施例］ 第１図乃至第１５図は、本発明の一実施例のＩＣの製造
方法を説明するための図であり、そのＩＣの製造工程に
おける要部断面図である。

なお、本発明の一実施例を説明するための全回において
、同一機能を有するものは同一符号を付け、そのくり返
しの説明は省略する。

第１図に示すように、ｎ−一部のシリコン単結晶からな
る半導体基板（以下、基板という）１の上に、シリコン
酸化膜２を形成する。前記シリコン酸化膜２は、熱酸化
技術によって基板１の主面を酸化して得たシリコン酸化
膜を用いる。次に。

シリコン酸化膜２の上に第１の耐熱酸化マスク形成層３
を形成する。第１の耐熱酸化マスク形成層３は、後のフ
ィールド絶縁膜を形成する工程で基板ｌの不要な酸化を
防止するためのマスクとなるものである。第１の耐熱酸
化マスク形成層３としては１例えば、ＣＶＤ技術によっ
て形成したシリコンナイトライド膜を用い、その膜厚を
５００オンゲストローム（［Ａ］　）程度に形成する。

次に。

第１の耐熱酸化マスク形成層３の上に第１のエツチング
用マスク形成層４を形成する。第１のエツチング用マス
ク形成層４とし、では、例えば、ＣＶＤ技術によって形
成した多結晶シリコン膜を用い、その膜厚を１０００［
Ａ］程度に形成する。次に、第１のエツチング用マスク
形成層４の上に第２の耐熱酸化マスク形成層５を形成す
る。第２の耐熱酸化マスク形成層５は１例えば、ＣＶＤ
技術によって形成したシリコンナイトライド膜を用い、
その膜厚を１０００［Ａ１程度に形成する。。第２の耐
熱酸化マスク形成層５の上に、第２のエツチング用マス
ク形成層６を形成する。第２のエツチング用マスク形成
層６は、例えば、ＣＶＤ技術によって形成した多結晶シ
リコン膜を用い、その膜厚を１５００［Ａ］程度に形成
する。

第１図に示した第２のエツチング用マスク形成層６を形
成する工程の後に、第２図に示すように。

後の工程で形成されるｎ型のウェル領域上部の所定の第
２のエツチング用マスク形成層６をホトレジストをマス
クに異方性エツチング技術により選択的に除去して、開
孔７を形成する。・第２図に示した開孔７を形成する工
程の後に、第３図に示すように、第２のエツチング用マ
スク形成層６の一部を熱酸化することにより第１のエツ
チング用マスク８を形成する。第１のエツチング用マス
ク８は、第２のエツチング用マスク形成層６の上面から
深さ方向に１３００［Ａ］程度までの部分を酸化して、
　２９００　［Ａ］程度の膜厚になるように形成する。

第２のエツチング用マスク形成層６は、第１のエツチン
グ用マスク８を形成したことによって、２０θ［Ａ］程
度の膜厚になる。第２のエツチング用マスク形成層６が
等方的に酸化されるので、第２のエツチング用マスク形
成層６の側面から第１のエツチング用マスク８の側面ま
での距離８Ａは２５０１１［Ａ］程度になる。

第３図に示した第１のエツチング用マスク８を形成する
工程の後に、第４図に示すように、開孔７下部の第２の
耐熱酸化マスク形成層５を除去して開孔９を形成する。

第１のエツチング用マスク８の側部８Ａの下の第２の耐
熱酸化マスク形成層５を不要にエツチングするのを防止
するために、第２の耐熱酸化マスク形成層５は異方性エ
ツチング技術によって除去する。

次に、ｎ型のウェル領域を形成するためのｎ型不純物、
例えばリンを開孔７から第１のエツチング用マスク形成
層４、第１の耐熱酸化マスク形成Ｊｉ３及びシリコン酸
化膜２を通して基板ｌの所定の主面部に導入する。前記
ｎ型不純物は、　１８０　［Ｋ　ｅ　Ｖ　］程度のエネ
ルギを有するイオン打ち込み技術によって、１０”　’
　〜１０１！［ａｊｏｍｓ／ａｍ”　］程度のドーズ量
で導入する。

第４図に示した不純物を導入する工程の後に、第５図に
示すように、第１のエツチング用マスク８をマスクを用
いることなく除去する。第１のエツチング用マスク８の
側部８Ａの下部の第２の耐熱酸化マスク５Ａが露出する
。第２の耐熱酸化マスク５Ａの露出した部分の幅は、前
記第１のエツチング用マスク８の側部８Ａをその平面方
向の幅が２５００［Ａ１程度になるように形成したので
、それと同様に２５００［：Ａ］程度に形成される。。

第６図に示すように、残存する第２のエツチング用マス
ク形成層６及び開孔９下部の露出する第１のエツチング
用マスク形成層４を熱酸化技術によって酸化して、第２
のエツチング用マスク１０を形成する。残存した第２の
エツチング用マスク形成層６を酸化して形成した第２の
エツチング用マスクＩＯＡは、その膜厚が４００［Ａ］
程度になる。開孔９Ｂから露出した第１のエツチング用
マスク形成層４を酸化して形成した第２のエラチン５グ
用マスクＩＯＢは、その膜厚が１１００［Ａ］程度にな
る。

第６図に示した第２のエツチング用マスク１０を形成し
た工程の後に、第７図に示すように、第２のエツチング
用マスクＩＯＡとＩＯＢとの間の露出している第２の耐
熱酸化マスク形成層５及びその下部の第１のエツチング
用マスク形成層４、第１の耐熱酸化マスク形成層３及び
シリコン酸化膜２をエツチングして開孔１１を形成し、
基板ｌの所定の主面部を露出させる。開孔１１は、それ
が平面方向に不要に広がって形成されるのを防止するた
めに、異方性のエツチング技術を用いて形成する。開孔
１１の幅は、前記露出した第２の耐熱酸化マスク５Ａの
幅が２５００　’［Ａ　］程度であるので、それと同様
に２５００［Ａ１程度に形成される。

第７図に示した開孔１１を形成した工程の後に、第８図
に示すように、前記露出した基板１の主面部を異方性の
エツチング技術によってエツチングして！（ＲＦｌｌ　
１２を形成する。前記開孔１１の幅を２５０（ｌ［Ａ］
程度に形成したので、細溝１２の幅は、２５００［Ａ］
程度に形成される。

細孔１２を形成した後、第２エツチング用マスクＩＯＢ
の一部（５００Ａ程度）が残るようにする。

、ｔｉｌｌＩ溝１．２形成後、第２の耐熱酸化マスク５
Ａ及び第１のエツチング用マスク形成層４を除去する。

なお、第２の耐熱酸化マスク５Ａ及び第１のエツチング
用マスク形成層４は、細溝１２形成時にエツチングして
もよい。

次に、細溝１２の内壁の全面を覆う絶縁膜１３を形成す
る。絶縁膜１３は、細溝１２の内壁を熱酸化技術によっ
て酸化して形成したシリコン酸化膜を用い、その膜厚を
１０００　［Ａ］程度に形成する。

次に、細溝１２の内部に埋込み部材１４を形成する。埋
込み部材１４は、例えば、ＣＶＤ技術による多結晶シリ
コン膜を用いる。多結晶シリコン膜は細溝１２の中を埋
込み、第１の耐熱酸化マスク形成層３及び第２のエツチ
ング用マスクＩＯＢの上面を覆うように形成する。そし
て、第１の耐熱酸化マスク形成層３の上部又は第２のエ
ツチング用マスクＩＯＢの上部の不要な多結晶シリコン
膜を除去して形成する。

埋込み部材１４を形成した工程の後に、第９図に示すよ
うに、ｐ型のウェル領域が形成される基板１の主面部に
ｐ型不純物１例えばボロンを第１の耐熱酸化マスク形成
層３及びシリコン酸化膜２を通して導入する。前記ｐ型
不純物は、８０［ＫｅＶ］程度のエネルギを有するイオ
ン打ち込み技術によって、１０’　”　　［ａｔ、ｏｍ
ｓ／ｃｍ”　］程度のドーズ量で導入する。ｎ型のウェ
ル領域が形成される基板ｌの主面部の上には、シリコン
酸化膜２、第１の耐熱酸化マスク形成層３及び第２のエ
ツチング用マスクＩＯＢが設けられであるので、それら
を通して前記Ｐ型不純物がｎ型のウェル領域が形成さ訂
、る主面部に導入されることはない。

基板ｌの上部に第２のエツチング用マスク形成Ｊ＞　６
を形成し、１１型のウェル領域が設けらｔｙる領域の上
部の第２のエツチング用マスク形成層６を除去し、残存
する第２のエツチング用マスク形成層６の所定部を酸化
して第１のエツチング用マスク８を形成し、この第１の
エツチング用マスク８の側部８Ａのセルファラインによ
って素子分離領域を構成するための細溝を形成したので
、ウェル領域と素子分離領域とのマスク合せズレを防１
ヒできる。

第９図に示したｐ型不純物を導入した工程の後に、第１
０図に示すように、基板ｌの所定の主面部に導入した前
記ｐ型不純物及びｎ型不純物を熱処理によって拡散して
ｎ−型のウェル領域１５及びｐ−型のウェル領域１６を
形成する。前記ウェル領域１５又は１６は、その主面か
ら底部までの深さが３〜４［μｍ］程度になるように形
成する。

第１０図に示したウェル領域工５、工６を形成した工程
の後に、第１１図に示すように、後に半導体領域が設け
られる基板１の主面上部に、エツチング工程のための耐
エツチング膜１７を形成する。耐エツチング膜１７は、
例えばレジスト膜を用いる。そして、耐エツチング膜１
７を不純物導入のためのマスクとして用い、ｐ型のウェ
ル領域１６の所定の主面部にｐ型の不純物、例えば、ボ
ロンを導入する。ｎ型ウェル領域には第２のエツチング
用マスクＩＯＢが残っているため、ｐ型不純物は導入さ
れない。

第１１図に示したｐ型の不純物を導入した工程の後に、
第１２図に示すように、耐エツチング膜１７によって覆
われていない部分の第１の耐熱酸化マスク形成層３及び
第２のエツチング用マスク１０Ｂをエツチングしてフィ
ールド絶縁膜が設けられる基板１の上部を露出させる。

第１２図に示したエツチング工程の後に、第１３図に示
すように、前記露出した基板１の主面を熱酸化技術によ
って酸化してフィールド絶縁膜１Ｂを形成する。そし、
て、不要になった第１の耐熱酸化マスク形成層３を除去
する。フィールド絶縁膜１８を形成する熱酸化工程を用
いて、前記Ｐ型のウェル領域１５の所定の主面部に導入
したｎ型不純物を拡散してＰ型のチャネルストッパ領域
１９を形成する。

第１３図に示したチャネルストッパ領域１９を形成し、
た工程の後に、第１４図に示すように、フィールド絶縁
膜１８の間の基板１の上にゲート絶縁膜２０を形成する
。ゲート絶縁膜２０は、以前の工程で用いたシリコン酸
化膜２を除去した後に、新たに、基板ｌの主面を酸化す
ることによってシリコン酸化膜を形成し、その膜厚を３
００〜５００［Ａ］程度に形成する。次に、ゲート電極
２１を形成する。ゲート電極２１は、ＣＶＤ技術による
多結晶シリコン膜を用い、それをゲート絶縁膜２０及び
フィールド絶縁膜１８を覆うように３０００〜４０００
［Ａ］程度の膜厚に形成し、た後、その多結晶シリコン
膜の不要な部分を除去して形成する。次に、ソース領域
又はトレイン領域として用いちれるＰ１型の半導体領域
２２をｎ型のウェル領域１５の主面部に形成する。半導
体領域２２は、Ｐ型の不純物、例えば、ボロンをイオン
打ち込み技術によってｎ型のウェル領域１５の主面部に
導入して形成する。前記ｎ型不純物がＰ型のウェル領域
１６の主面部に不要に導入されるのを防止するために、
前記イオン打ち込み工程の際にＰ型のウェル領域１６の
上部を、例えばレジスト膜で覆っておく。

次に、ｎ＋型の半導体領域２３をＰ型のウェル領域１６
の主面部に形成する。半導体領域２３は、ｎ型不純物、
例えば、リンをイオン打ち込み技術によってＰ型のウェ
ル領域１６の主面部に導入して形成する。前記ｎ型不純
物がｎ型のウェル領域１５の主面部に不要に導入される
のを防止するために、前記イオン打ち込み工程の際にｎ
型のウェル領域１５の上部を、例えばレジスト膜で覆っ
ておく。

第１４図に示した半導体領域２２．２３を形成した工程
の後に、第１５図に示すように、絶縁膜２４を形成する
。絶縁膜２４は、例えば、ＣＶＤ技術によるフォスフオ
シリケードガラス膜を用い、それをゲート電極２１を覆
ってフィールド絶縁膜１８及びゲート絶縁膜２０の上に
４０００［Ａ］程度の膜厚に形成する。

次に、半導体領域２２又は２３の所定上部のゲート絶縁
膜２０と絶縁膜２４を選択的に除去し、て接続孔２４Ａ
を形成する。次に、導電層２５を形成する。導電層２５
は、第１５図の紙面と垂直方向に延在して所定の半導体
領域２２にＶｃｃ電位（例えば、ｓ、ｏ　［ｖｌ　）を
印加し、又は所定の半導体領域２３にＶｓｓ電位（例え
ば、Ｏ［■］）を印加するために用いられる。また、導
電層２５は、半導体領域２２と２３とを接続するための
ものでもある。導電層２５は、まず、例えば蒸着技術に
よるアルミニウム層を用い、そのアルミニウム層を接続
孔２４Ａを通して半導体領域２２及び２３と接続し、か
つ、絶縁膜２４の上に６０００［：Ａ１程度の膜厚に形
成する。そして、アルミニウム層の不要な部分をエツチ
ングして導電層２５を形成する。次に、保護膜２６を形
成して本実施例のＩＣは完成する。

［効果］ 本願によって開示された新規な技術手段によれば、以下
の効果を得ることができる。

（１）、基板の上部に複数のエツチング用マスクを形成
し、ウェル領域が設けられる領域上部の所定のエツチン
グ用マスクを除去し、残存するエツチング用マスクの所
定部を酸化して新たなエツチング用マスクを形成して、
その新たなエツチング用マスクの側部のセルファライン
によって素子分離領域を構成する細溝を形成したので、
ウェル領域と、素子分離領域とのマスク合せズレを防止
できる。

（２）、前記（１）により、素子分離領域を構成する細
溝の幅を縮小できるので、ＩＣの集積度を向上すること
ができる。

（３）、前記（１）により、ウェル領域を形成するため
の不純物が基板の所定外の主面部に導入されるのを防止
するマスクに、前記細溝を形成するだめのエツチング用
マスクを用いたので、不純物導入のためのマスクを形成
する専用の工程を不要にできる。

以上１本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は、前記実施例、に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿論である。

例えば１．前記実施例では、ｎ型のウェル領域とＰ型の
ウェル領域とを基板の主面部に形成したが、ｎ型のウェ
ル領域又はｐ型のウェル領域のいずれかのみを基板の所
定の主面部に形成できることはいうまでもない。

さらに、ｎ型のウェル領域を形成するための不純物は、
以下に述べる工程によって導入することもできる。第１
のエツチング用マスク８を除去した後に、第２のエツチ
ング用マスク形成層６及び第２の耐熱酸化マスク形成層
５を不純物導入のためのマスクとして用いる。そして、
開孔９から第１のエツチング用マスク形成層４、第１の
耐熱酸化マスク形成層３及びシリコン酸化膜２を通して
ｎ型の不純物を基板１の主面部に導入する。

また、Ｐ型のウェル領域を形成するための不純物は、以
下の工程によって導入することもできる。

すなわち、細溝１２を形成した後に、絶縁膜１３、埋込
み部材１４を形成する。そして、Ｐ型のウェル領域１６
が設けられる基板ｌの主面部の上の第１の耐熱酸化マス
ク形成層３を選択的に除去する。

次に、第５のエツチング用マスクＩＯＢを不純物導入の
ためのマスクとして、Ｐ型の不純物を基板ｌの主面部に
導入する。一方、細溝１２の上部にフィールド絶縁膜１
８を形成せず、半導体領域２２．２３が細溝１２に接し
ている部分があってもよい。

【図面の簡単な説明】

第１図乃至第１５図は、本発明の一実施例のＩＣの製造
方法を説明するための図であり、そのＩＣの製造工程に
おける要部断面図である。 図中、１・・・基板、２・・・シリコン酸化膜、３，５
・・・耐熱酸化マスク形成層、５Ａ・・・耐熱酸化マス
ク、４．６・・・エツチング用マスク形成層、８．８Ａ
、１０Ａ、ＩＯＢ・・・エツチング用マスク、７，９・
・・開孔、１２・・・細溝、１３・・・絶縁膜、１４・
・・埋込み部材、１５．１６・・・ウェル領域、１７・
・・耐エツチング膜、１Ｂ・・・フィールド絶縁膜、１
９・・・チャネルストッパ領域、２０・・・ゲート絶縁
膜、２１・・・ゲート電極、２２．２３・・・半導体領
域、２４・・・絶縁膜、２４Ａ・・・接続孔、２５・・
・導電層、２６・・・保護膜である。 第　　１　　　図 第　　２　　図 第　　４　　図 第　　５　　図 第　　６　　図 第　　８　　図 第１０図 第１３図 第１４図

Claims (1)

1. 【特許請求の範囲】 １、次の工程からなる半導体集積回路装置の製造方法、 （Ａ）半導体基板上部に第１の耐酸化マスク形成層、第
   １のエッチング用マスク形成層、第２の耐酸化マスク形
   成層、第２のエッチング用マスク形成層を順次積層する
   工程、 （Ｂ）前記第２のエッチング用マスク形成層の所定の部
   分を選択的に除去した後、残った第２のエッチング用マ
   スク形成層の一部を酸化して第１のエッチング用マスク
   を形成する工程、 （Ｃ）露出した第２の耐酸化マスク形成層を第１のエッ
   チング用マスクを用いて選択的に除去する工程、 （Ｄ）前記第１のエッチング用マスクを除去した後、露
   出した第２のエッチング用マスク形成層及び前記第１の
   エッチング用マスク形成層の露出した部分を酸化して第
   ２のエッチング用マスクを形成する工程、 （Ｅ）前記第２の耐酸化マスク形成層の露出した部分及
   びその下部の第１のエッチング用マスク形成層、第１の
   耐酸化マスク形成層の所定部を、異方性エッチング技術
   によってエッチングして半導体基板を露出させる工程、 （Ｆ）露出した半導体基板の主面部を異方性エッチング
   技術によってエッチングして、分離領域となる溝を形成
   する工程。 ２、前記第２のエッチング用マスク形成層は、多結晶シ
   リコン膜であることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置の製造方法。 ３、前記第１のエッチング用マスク形成層は、多結晶シ
   リコン膜であることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置の製造方法。