JPH0395936A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0395936A JPH0395936A JP23243289A JP23243289A JPH0395936A JP H0395936 A JPH0395936 A JP H0395936A JP 23243289 A JP23243289 A JP 23243289A JP 23243289 A JP23243289 A JP 23243289A JP H0395936 A JPH0395936 A JP H0395936A
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 22
- 239000010703 silicon Substances 0.000 claims abstract description 22
- 239000012535 impurity Substances 0.000 claims abstract description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000001312 dry etching Methods 0.000 claims description 6
- -1 bromine compound Chemical class 0.000 claims description 4
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052794 bromium Inorganic materials 0.000 claims description 3
- 239000003795 chemical substances by application Substances 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims description 3
- 238000001035 drying Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 30
- 150000002500 ions Chemical class 0.000 abstract description 9
- 229910052681 coesite Inorganic materials 0.000 abstract description 5
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 5
- 238000001020 plasma etching Methods 0.000 abstract description 5
- 229910052682 stishovite Inorganic materials 0.000 abstract description 5
- 229910052905 tridymite Inorganic materials 0.000 abstract description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 abstract description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052698 phosphorus Inorganic materials 0.000 abstract 1
- 239000011574 phosphorus Substances 0.000 abstract 1
- 230000001133 acceleration Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 210000003128 head Anatomy 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要］
旧Ｓ−ＦＥＴに関し，
ソースおよびドレイン領域からこれらの間のチャネル領
域に空乏層が伸びることを抑止するための不純物を導入
した領域．いわゆるパンチスルーストッパ，を導電チャ
ネル近傍にのみ自己整合的に形戒可能とすることを目的
とし 半導体基板の一表面に画定された素子形成領域にシリコ
ン層と酸化シリコン層とを順次形成する工程と，該酸化
シリコン層上に画定された一領域を有機レジスト層によ
りマスクする工程と，該有機レジスト層が形成された該
半導体基板表面に対して．臭素化合物ガスをエッチング
剤とするドライエッチングを施すとともに，該有機レジ
スト層によりマスクされた頭域に隣接して該酸化シリコ
ン層およびシリコン層を貫通する開口が形成され且つ該
素子形成領域内において該有機レジスト層から離れた領
域における該シリコン層がすべて除去される前に該ドラ
イエッチングを停止する工程と，該開口が形戒された該
シリコン層をマスクとして該開口内に表出する該半導体
基板に不純物をイオン注入する工程とを含むように構戒
する。
域に空乏層が伸びることを抑止するための不純物を導入
した領域．いわゆるパンチスルーストッパ，を導電チャ
ネル近傍にのみ自己整合的に形戒可能とすることを目的
とし 半導体基板の一表面に画定された素子形成領域にシリコ
ン層と酸化シリコン層とを順次形成する工程と，該酸化
シリコン層上に画定された一領域を有機レジスト層によ
りマスクする工程と，該有機レジスト層が形成された該
半導体基板表面に対して．臭素化合物ガスをエッチング
剤とするドライエッチングを施すとともに，該有機レジ
スト層によりマスクされた頭域に隣接して該酸化シリコ
ン層およびシリコン層を貫通する開口が形成され且つ該
素子形成領域内において該有機レジスト層から離れた領
域における該シリコン層がすべて除去される前に該ドラ
イエッチングを停止する工程と，該開口が形戒された該
シリコン層をマスクとして該開口内に表出する該半導体
基板に不純物をイオン注入する工程とを含むように構戒
する。
本発明は，半導体装置，とくに，ＭＩＳ（Ｍｅｔａｌ
Ｉｎ−ｓｕＩａｔｏｒ ＳｅｔｎｉｃｏｎｄＩＪｃｔｏ
ｒ）型の電界効果トランジスタ（ＦＥＴ）に係り，詳し
くは，微細化したＭＩＳ−ＰＵＴに設けられる，いわゆ
るパンチスルーストツパの構造ならびにその形戒方法に
関する。
Ｉｎ−ｓｕＩａｔｏｒ ＳｅｔｎｉｃｏｎｄＩＪｃｔｏ
ｒ）型の電界効果トランジスタ（ＦＥＴ）に係り，詳し
くは，微細化したＭＩＳ−ＰＵＴに設けられる，いわゆ
るパンチスルーストツパの構造ならびにその形戒方法に
関する。
Ｍｉｓ−ＦＥＴから或る集積回路は，微細加工技術の進
展にともなって素子寸法が縮小されるとともに比例縮小
則にしたがって性能が向上するというように，高密度化
と高速化が同時に達威されてきた。
展にともなって素子寸法が縮小されるとともに比例縮小
則にしたがって性能が向上するというように，高密度化
と高速化が同時に達威されてきた。
？かしながら，電源電圧を一定に保ったままで，かつ，
基板の不純物濃度を増加させないで素子を微細化すると
，ドレイン電圧誘起によるポテンシャルバリャの低下が
起こり，その結果，バンチスルーが生じやすくなる。
基板の不純物濃度を増加させないで素子を微細化すると
，ドレイン電圧誘起によるポテンシャルバリャの低下が
起こり，その結果，バンチスルーが生じやすくなる。
現状の微細旧Ｓ−ＦＥＴにおいて比較的パンチスルー降
伏を起こしやすいものは，埋め込みチャネルが採用され
ているＰＭＯＳ−Ｆ！ｌ！Ｔである。その理由は，埋め
込みチャネルでは，イオン注入によりｐ型層を形成する
ため，基板表面から深いところでポテンシャルが低くな
って，パンチスルーを起こしやすくなるからである。
伏を起こしやすいものは，埋め込みチャネルが採用され
ているＰＭＯＳ−Ｆ！ｌ！Ｔである。その理由は，埋め
込みチャネルでは，イオン注入によりｐ型層を形成する
ため，基板表面から深いところでポテンシャルが低くな
って，パンチスルーを起こしやすくなるからである。
このようなＰＭＯＳ−ＦＥＴにおけるパンチスルーを，
チャネル領域の不純物濃度を上げずに抑止する方法が提
案されている。（Ｏｄａｎａｋａ ｅｔ ａｌ．， Ｉ
ＥＥＥＴｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅｓ， ｖｏｌ．ＨＤ−３３，Ｎｏ．３
， Ｍａｒｃｈ， １９８６）上記の方法は，第４図
に示すように，ｐ型ソース／ドレイン領域６１および６
■の底面に，ｎ゛層５を設けるものである。ｎ゛層５に
より，ドレイン空乏層が縦方向に伸びるのが抑制される
と同時に，ソース領域に向かって横方向に伸びることも
抑制される。すなわち，ｎ″層５はバンチスルーを阻止
するパンチスルーストッパである。
チャネル領域の不純物濃度を上げずに抑止する方法が提
案されている。（Ｏｄａｎａｋａ ｅｔ ａｌ．， Ｉ
ＥＥＥＴｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅｓ， ｖｏｌ．ＨＤ−３３，Ｎｏ．３
， Ｍａｒｃｈ， １９８６）上記の方法は，第４図
に示すように，ｐ型ソース／ドレイン領域６１および６
■の底面に，ｎ゛層５を設けるものである。ｎ゛層５に
より，ドレイン空乏層が縦方向に伸びるのが抑制される
と同時に，ソース領域に向かって横方向に伸びることも
抑制される。すなわち，ｎ″層５はバンチスルーを阻止
するパンチスルーストッパである。
？発明が解決しようとする課題〕
上記のパンチスルーストンバは，ｐ型ソース／ドレイン
領域６．および６ｚの形成と同様に，ゲート電極３をマ
スクとして素子形戒領域にｎ型不純物をイオン注入して
形成される。このために，ｐ型ソース／ドレイン領域６
，および６■の底面全体に接して高濃度のｎ゛層５が分
布することになり１ ソースー基板間およびドレインー
基板間の接合容量が増大し， ＰＭＯＳ−ＦＥ’Ｔの動
作速度が低下する問題があった。
領域６．および６ｚの形成と同様に，ゲート電極３をマ
スクとして素子形戒領域にｎ型不純物をイオン注入して
形成される。このために，ｐ型ソース／ドレイン領域６
，および６■の底面全体に接して高濃度のｎ゛層５が分
布することになり１ ソースー基板間およびドレインー
基板間の接合容量が増大し， ＰＭＯＳ−ＦＥ’Ｔの動
作速度が低下する問題があった。
本発明は，上記のような埋め込みチャネル型の旧Ｓ−Ｆ
ＥＴにおいて，ソース／ドレインの寄生容量を増大させ
ず，かつ，ドレイン空乏層の伸びを効果的ニ抑制可能な
パンチスルーストツパを形戒することを目的とする。
ＥＴにおいて，ソース／ドレインの寄生容量を増大させ
ず，かつ，ドレイン空乏層の伸びを効果的ニ抑制可能な
パンチスルーストツパを形戒することを目的とする。
上記目的は，半導体基板の一表面に画定された素子形成
領域にシリコン層と酸化シリコン層とを順次形戒する工
程と，該酸化シリコン層上に画定された一領域を有機レ
ジスト層によりマスクする工程と，該有機レジス｝ＪＷ
が形成された該半導体基板表面に対して，臭素化合物ガ
スをエッチング剤とするドライエンチングを施すととも
に，該有機レジスト層によりマスクされた領域に隣接し
て該酸化シリコン層およびシリコン層を貫通する開口が
形成され且つ該素子形ｒｖ．領域内において該有機レジ
スト層から離れた領域における該シリコン層がすべて除
去される前に該ドライエッチングを停止する工程と，該
開口が形成された該シリコン層をマスクとして該開口内
に表出する該半導体基板に不純物をイオン注入する工程
とを含む本発明に係る半導体装置の製造方法によって達
成される。
領域にシリコン層と酸化シリコン層とを順次形戒する工
程と，該酸化シリコン層上に画定された一領域を有機レ
ジスト層によりマスクする工程と，該有機レジス｝ＪＷ
が形成された該半導体基板表面に対して，臭素化合物ガ
スをエッチング剤とするドライエンチングを施すととも
に，該有機レジスト層によりマスクされた領域に隣接し
て該酸化シリコン層およびシリコン層を貫通する開口が
形成され且つ該素子形ｒｖ．領域内において該有機レジ
スト層から離れた領域における該シリコン層がすべて除
去される前に該ドライエッチングを停止する工程と，該
開口が形成された該シリコン層をマスクとして該開口内
に表出する該半導体基板に不純物をイオン注入する工程
とを含む本発明に係る半導体装置の製造方法によって達
成される。
〔作 用）
第１図は本発明の方法によって製造されたＭＩＳ−ＦＥ
Ｔの要部断面図であって．パンチスルーストツパ７は，
ｐ型ソース／ドレイン領域６ｌおよび６！の底面に接し
，かつ，導電チャネル近傍の領域にのみ選択的に高濃度
不純物を注入して形成されている。したがって，このよ
うなパンチスルーストッパ７を設けることによるソース
領域およびドレイン領域の寄生容量の増加は従来より小
さくなる。
Ｔの要部断面図であって．パンチスルーストツパ７は，
ｐ型ソース／ドレイン領域６ｌおよび６！の底面に接し
，かつ，導電チャネル近傍の領域にのみ選択的に高濃度
不純物を注入して形成されている。したがって，このよ
うなパンチスルーストッパ７を設けることによるソース
領域およびドレイン領域の寄生容量の増加は従来より小
さくなる。
パンチスルーストツパ７用不純物の選択的イオン注入に
は，後に詳述するように，ゲート電極に隣接する０．１
〜０，３μｍ幅の領域においては，レジストの存在によ
りＳｉＯｚ膜のエッチング速度が増大する効果を利用し
て自己整合的に開口が形戒された多結晶シリコン層から
或るマスクを用いて行〔実施例〕 以下本発明の実施例を図面を参照して説明する。
は，後に詳述するように，ゲート電極に隣接する０．１
〜０，３μｍ幅の領域においては，レジストの存在によ
りＳｉＯｚ膜のエッチング速度が増大する効果を利用し
て自己整合的に開口が形戒された多結晶シリコン層から
或るマスクを用いて行〔実施例〕 以下本発明の実施例を図面を参照して説明する。
以下の図面において，既掲の図面におけるのと同じ部分
には同一符号を付してある。
には同一符号を付してある。
？Ｂｒをエッチングガスとするドライエッチングにおい
て．エッチング環境における不純物（特に炭素或分）を
充分に除去すると， Ｓｉ０２膜のエッチング速度が低
下し，多結晶シリコン層との選択比が大きくなることが
報告されている。（中村守孝他， １９８９春季応物予
稿集Ｐ．５７２ ）本発明者らは，第２図（ａ）に示す
ように，シリコン基［１上に堆積された多結晶シリコン
層３０の表面にＳｉｎｇ膜８を形成し， ＳｉＯ■膜８
の一部をレジスト層４でマスクした状態でＢａｒ”イオ
ンを照射して， Ｓｉｎｇ膜８および多結晶シリコン［
３０をエッチング除去する実験を行った。多結晶シリコ
ン層３０がちょうど除去されたときのシリコン基板１の
断面は，第２図（ロ）に示すように，レジスト層４から
離れた領域においては，シリコン基仮１は，多結晶シリ
コン層３０との界面を威していた平坦な面を表出してい
るが，レジスト層４に隣接する領域においては，深さ方
向にエッチングされて窪みが生じている。
て．エッチング環境における不純物（特に炭素或分）を
充分に除去すると， Ｓｉ０２膜のエッチング速度が低
下し，多結晶シリコン層との選択比が大きくなることが
報告されている。（中村守孝他， １９８９春季応物予
稿集Ｐ．５７２ ）本発明者らは，第２図（ａ）に示す
ように，シリコン基［１上に堆積された多結晶シリコン
層３０の表面にＳｉｎｇ膜８を形成し， ＳｉＯ■膜８
の一部をレジスト層４でマスクした状態でＢａｒ”イオ
ンを照射して， Ｓｉｎｇ膜８および多結晶シリコン［
３０をエッチング除去する実験を行った。多結晶シリコ
ン層３０がちょうど除去されたときのシリコン基板１の
断面は，第２図（ロ）に示すように，レジスト層４から
離れた領域においては，シリコン基仮１は，多結晶シリ
コン層３０との界面を威していた平坦な面を表出してい
るが，レジスト層４に隣接する領域においては，深さ方
向にエッチングされて窪みが生じている。
これは，レジストＮ４がＨＢｒイオン照射を受け？生じ
た有機ラジカルの影響により５３０■膜８がエッチング
されやくすなったためであると考えられる。このように
して，レジスト層４近傍では，上層のＳｉＯ■膜８が比
較的速やかに消失してしまうため，多結晶シリコン層３
０のエッチングが早く終了し，下地のシリコン基板１の
エッチングが開始する。一方，レジスト層４から離れた
領域ではＳｉｎ２膜８がエッチング除去されてしまうま
でに要する時間が長く，多結晶シリコン層３０のエッチ
ング開始が遅れる。したがって，この領域の多結晶シリ
コン層３０のエッチングが終了したときには，レジスト
Ｎ４近傍におけるシリコン基板ｌのエッチングはかなり
進行する。
た有機ラジカルの影響により５３０■膜８がエッチング
されやくすなったためであると考えられる。このように
して，レジスト層４近傍では，上層のＳｉＯ■膜８が比
較的速やかに消失してしまうため，多結晶シリコン層３
０のエッチングが早く終了し，下地のシリコン基板１の
エッチングが開始する。一方，レジスト層４から離れた
領域ではＳｉｎ２膜８がエッチング除去されてしまうま
でに要する時間が長く，多結晶シリコン層３０のエッチ
ング開始が遅れる。したがって，この領域の多結晶シリ
コン層３０のエッチングが終了したときには，レジスト
Ｎ４近傍におけるシリコン基板ｌのエッチングはかなり
進行する。
第２図（Ｃ）は，多結晶シリコン層３０とＳｉｎ２膜８
とのエッチング選択比（多結晶シリコン層３０のエッチ
ング速度／ＳｉＯ■膜８のエッチング速度の比）を，レ
ジストＮ４の端部からの距離に対してプロットしたもの
である。同図に示されているように，エッチング選択比
がレジストＮ４の影響を受けるのは，レジス｝［４端部
から数／１０μｍ以内の範囲である。すなわち，この範
囲では多結晶シリコン層３０が速く除去されてしまうが
，この時点では，レジスト層４から上記距離以上離れた
領域では，イオン注入のマスクとなり得る厚さの多結晶
シリコン層３０が残っている。
とのエッチング選択比（多結晶シリコン層３０のエッチ
ング速度／ＳｉＯ■膜８のエッチング速度の比）を，レ
ジストＮ４の端部からの距離に対してプロットしたもの
である。同図に示されているように，エッチング選択比
がレジストＮ４の影響を受けるのは，レジス｝［４端部
から数／１０μｍ以内の範囲である。すなわち，この範
囲では多結晶シリコン層３０が速く除去されてしまうが
，この時点では，レジスト層４から上記距離以上離れた
領域では，イオン注入のマスクとなり得る厚さの多結晶
シリコン層３０が残っている。
本発明は，この現象を利用して多結晶シリコン層から或
るイオン注入用マスクを形成するものである。すなわち
，ゲート電極形成用の多結晶シリコン層をパターンニン
グする中間段階で，この多結晶シリコン層に，レジスト
層に隣接して開口を自己整合的に形成し，この開口を通
じてパンチスルーストツバ用の不純物をイオン注入する
。以後，ゲート電極形成のためのパンチスルーを継続し
て行−い，不要部の多結晶シリコンを除去する。以下．
この実施例を第３図を参照して説明する。
るイオン注入用マスクを形成するものである。すなわち
，ゲート電極形成用の多結晶シリコン層をパターンニン
グする中間段階で，この多結晶シリコン層に，レジスト
層に隣接して開口を自己整合的に形成し，この開口を通
じてパンチスルーストツバ用の不純物をイオン注入する
。以後，ゲート電極形成のためのパンチスルーを継続し
て行−い，不要部の多結晶シリコンを除去する。以下．
この実施例を第３図を参照して説明する。
例えばｎ型のシリコン基板ｌに，周知のｔｏｃｏｓ法お
よび悲酸化法を用いて，分離絶縁層１０およびゲート酸
化膜２を形戒したのち，周知のＣＶＯ技術を用いて，シ
リコン基板１全面に厚さ約４０００人の多結晶シリコン
１３０を堆積する。次いで，例えば？知のプラズマＣＶ
Ｄ技術を用いて．多結晶シリコン層３０の表面に厚さ約
１００人のＳｉＯ■膜８を形戒する。こののち，ゲート
電極形ｅ．領域をマスクするレジスト層４を形成する。
よび悲酸化法を用いて，分離絶縁層１０およびゲート酸
化膜２を形戒したのち，周知のＣＶＯ技術を用いて，シ
リコン基板１全面に厚さ約４０００人の多結晶シリコン
１３０を堆積する。次いで，例えば？知のプラズマＣＶ
Ｄ技術を用いて．多結晶シリコン層３０の表面に厚さ約
１００人のＳｉＯ■膜８を形戒する。こののち，ゲート
電極形ｅ．領域をマスクするレジスト層４を形成する。
（第３図（ａ））次いで， ＳｉＯｚ膜８表面に対して
， ＨＢｒをエッチングガスとする反応性イオンエッチ
ング（ＲＩＥ）を施す。この設定条件例は，ガス圧０．
２Ｔｏｒｒ，高周波パワー２００Ｗａ ｔ ｔである。
， ＨＢｒをエッチングガスとする反応性イオンエッチ
ング（ＲＩＥ）を施す。この設定条件例は，ガス圧０．
２Ｔｏｒｒ，高周波パワー２００Ｗａ ｔ ｔである。
このＲＩＥは，レジスト層４から離れた領域における多
結晶シリコン層３０の厚さが約２０００人になるように
行う。このＲＩＥにおいて，レジスト層４近傍の約０．
５μｍの領域におけるＳｉｎ．膜８は速やかにエッチン
グされ，次いで，表出した多結晶シリコン層３０がエッ
チングされる。
結晶シリコン層３０の厚さが約２０００人になるように
行う。このＲＩＥにおいて，レジスト層４近傍の約０．
５μｍの領域におけるＳｉｎ．膜８は速やかにエッチン
グされ，次いで，表出した多結晶シリコン層３０がエッ
チングされる。
その結果，レジスト層４に隣接する領域における多結晶
シリコン層３０に開口３ｌが形成される。レジスト層４
下の多結晶シリコン層３０はゲート電極を構或する。（
第３図（ｂ）） 次いで，シリコン基＋Ｈ １表面に対し，パンチスルー
ストツバ用不純物として，例えばｋ％ＣＰ’）をイオン
注入する。注入条件の例は，加速エネルギー１８０Ｋｅ
Ｖ， ドーズｆｆｉｌＥ１３ｃｍ−”である。この加
速エネルギーにより，Ｐイオンは，開口３１を通してシ
リコン基板１の表面から深さ１０００人の位置を中心に
注入される。符号５１はイオン注入されたＰイオンを示
す。一方，上記加速エネルギーでは，Ｐイオンは，レジ
スト層４から離れた領域に残っている厚さ２０００人の
多結晶シリコン層３を通過できない。
シリコン層３０に開口３ｌが形成される。レジスト層４
下の多結晶シリコン層３０はゲート電極を構或する。（
第３図（ｂ）） 次いで，シリコン基＋Ｈ １表面に対し，パンチスルー
ストツバ用不純物として，例えばｋ％ＣＰ’）をイオン
注入する。注入条件の例は，加速エネルギー１８０Ｋｅ
Ｖ， ドーズｆｆｉｌＥ１３ｃｍ−”である。この加
速エネルギーにより，Ｐイオンは，開口３１を通してシ
リコン基板１の表面から深さ１０００人の位置を中心に
注入される。符号５１はイオン注入されたＰイオンを示
す。一方，上記加速エネルギーでは，Ｐイオンは，レジ
スト層４から離れた領域に残っている厚さ２０００人の
多結晶シリコン層３を通過できない。
したがって，開口３１直下以外の領域には，Ｐイオンは
注入されない。（第３図（Ｃ）） 次いで，レジスト層４を除去し，ｎ出している多結晶シ
リコン層３を，例えば上記と同じ＜ ＨＢｒをエッチン
グガスとして除去する。第２図（Ｃ）のグラフに示され
ているごとく，レジスト層４のような炭素不純物源の影
響がない場合には，多結晶シリコン層３とＳｉｎ２膜８
とのエッチング選択比は２０程度に達する。ゲート電極
を構戒する多結晶シリコンＮ３は， Ｓｉｎ．膜８によ
り覆われており１ したがって，上記エッチング除去に
おいて実質的にエッチングされない。（第３図（ｄ）） 上記ののち，シリコン基板工に対して．例えば？Ｆ．（
弗化硼素）のようなｐ型不純物源をイオン注入し，ｐ型
ソース／ドレイン領域６，および６■を形戒する。この
注入条件の例は，加速エネルギー６０ＫｅＶ，ドーズｉ
Ｅ２Ｅ１５ｃｍ−２である。この加速エネルギーに対し
て，多結晶シリコンＦｆ３０から或るゲート電極３はマ
スクとなる。（第３図（ｅ））以後，通常の集積回路の
製造と同様に，燐ガラスから成る眉間絶縁層の形成，コ
ンタクトホールの形成１金属配線の形成１保護絶縁層の
形成を行って本発明に係る半導体装置が完或される。
注入されない。（第３図（Ｃ）） 次いで，レジスト層４を除去し，ｎ出している多結晶シ
リコン層３を，例えば上記と同じ＜ ＨＢｒをエッチン
グガスとして除去する。第２図（Ｃ）のグラフに示され
ているごとく，レジスト層４のような炭素不純物源の影
響がない場合には，多結晶シリコン層３とＳｉｎ２膜８
とのエッチング選択比は２０程度に達する。ゲート電極
を構戒する多結晶シリコンＮ３は， Ｓｉｎ．膜８によ
り覆われており１ したがって，上記エッチング除去に
おいて実質的にエッチングされない。（第３図（ｄ）） 上記ののち，シリコン基板工に対して．例えば？Ｆ．（
弗化硼素）のようなｐ型不純物源をイオン注入し，ｐ型
ソース／ドレイン領域６，および６■を形戒する。この
注入条件の例は，加速エネルギー６０ＫｅＶ，ドーズｉ
Ｅ２Ｅ１５ｃｍ−２である。この加速エネルギーに対し
て，多結晶シリコンＦｆ３０から或るゲート電極３はマ
スクとなる。（第３図（ｅ））以後，通常の集積回路の
製造と同様に，燐ガラスから成る眉間絶縁層の形成，コ
ンタクトホールの形成１金属配線の形成１保護絶縁層の
形成を行って本発明に係る半導体装置が完或される。
〔発明の効果］
上記のように，本発明によれば，パンチスルーストッパ
を導電チャネル近傍にのみ形成可能となり，ソース／ド
レイン領域の寄生容量の増大を回避可能とする効果があ
る。また，パンチスルーストッパ用不純物のイオン注入
用のマスクパターンは自己整合的に形成されるので，微
細なＭＩＳ−ＦＥＴに対して，通常のフォトリソグラフ
ィでは困難であったパンチスルーストツバを付与可能と
する効果がある。
を導電チャネル近傍にのみ形成可能となり，ソース／ド
レイン領域の寄生容量の増大を回避可能とする効果があ
る。また，パンチスルーストッパ用不純物のイオン注入
用のマスクパターンは自己整合的に形成されるので，微
細なＭＩＳ−ＦＥＴに対して，通常のフォトリソグラフ
ィでは困難であったパンチスルーストツバを付与可能と
する効果がある。
第ｌ図は本発明を適用したＭｉｓ−ＦＥＴの構造説明図
， 第２図は本発明の原理説明図， 第３図は本発明の実施例の工程説明図，第４図は従来の
問題点説明図 である。 図において， １はシリコン基板， ２はゲート酸化膜，３はゲート
電極， ４はレジスト層，５はｎ゛層５， ６はソ
ース・ドレイン領域，７はパンチスルーストツバ，
８はＳｉＯ■膜，１０は分離絶縁層，３０は多結晶シリ
コン層，３ｌは開口 である。 本発明Ｅ適，用した口Ｉ５−ＦＥＴの橋遣第 １ 図 本宅明０実施例の工程 勇 ３ 図 （イの１） レンスト層４７７＼らいＳＦ！離 ォ（嘴乞Ｂ月σ）原丁里ｐ見り１図 男 ２ 口 ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ 、４Ｓ，５更一句日σ）実シ目さイテ１のユニ才Ｌ第３
図（その２） イ疋』石の 間是貞貞、言Ｌ日月日 弟 斗 図
， 第２図は本発明の原理説明図， 第３図は本発明の実施例の工程説明図，第４図は従来の
問題点説明図 である。 図において， １はシリコン基板， ２はゲート酸化膜，３はゲート
電極， ４はレジスト層，５はｎ゛層５， ６はソ
ース・ドレイン領域，７はパンチスルーストツバ，
８はＳｉＯ■膜，１０は分離絶縁層，３０は多結晶シリ
コン層，３ｌは開口 である。 本発明Ｅ適，用した口Ｉ５−ＦＥＴの橋遣第 １ 図 本宅明０実施例の工程 勇 ３ 図 （イの１） レンスト層４７７＼らいＳＦ！離 ォ（嘴乞Ｂ月σ）原丁里ｐ見り１図 男 ２ 口 ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ 、４Ｓ，５更一句日σ）実シ目さイテ１のユニ才Ｌ第３
図（その２） イ疋』石の 間是貞貞、言Ｌ日月日 弟 斗 図
Claims (1)
- 【特許請求の範囲】 半導体基板（１）の一表面に画定された素子形成領域に
シリコン層（３０）と酸化シリコン層（８）とを順次形
成する工程と、 該酸化シリコン層（８）上に画定された一領域を有機レ
ジスト層（４）によりマスクする工程と、該有機レジス
ト層（４）が形成された該半導体基板（１）表面に対し
て、臭素化合物ガスをエッチング剤とするドライエッチ
ングを施すとともに、該有機レジスト層（４）によりマ
スクされた領域に隣接して該酸化シリコン層（８）およ
びシリコン層（３０）を貫通する開口が形成され且つ該
素子形成領域内において該有機レジスト層（４）から離
れた領域における該シリコン層（３０）がすべて除去さ
れる前に該ドライエッチングを停止する工程と、 該開口が形成された該シリコン層（３０）をマスクとし
て該開口内に表出する該半導体基板（１）に不純物をイ
オン注入する工程 とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23243289A JPH0395936A (ja) | 1989-09-07 | 1989-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23243289A JPH0395936A (ja) | 1989-09-07 | 1989-09-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0395936A true JPH0395936A (ja) | 1991-04-22 |
Family
ID=16939174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23243289A Pending JPH0395936A (ja) | 1989-09-07 | 1989-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0395936A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416033A (en) * | 1992-11-13 | 1995-05-16 | At&T Corp. | Integrated circuit and manufacture |
-
1989
- 1989-09-07 JP JP23243289A patent/JPH0395936A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416033A (en) * | 1992-11-13 | 1995-05-16 | At&T Corp. | Integrated circuit and manufacture |
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