KR101708206B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 기판 상에 유전체막을 형성하는 공정과, 상기 유전체막을 열처리하는 공정과, 상기 유전체막 상의 일부에 전극을 형성하는 공정과, 상기 전극이 형성되어 있지 않은 상기 유전체막에 이온화한 가스 클러스터를 조사하는 공정과, 상기 조사 공정 후, 웨트 에칭에 의해, 상기 이온화한 가스 클러스터가 조사된 영역에서의 상기 유전체막을 제거하는 공정을 가지는 반도체 장치의 제조 방법을 제공한다.

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 MIS형 FET의 제조 방법에 관한 것이다.
종래, MIS (Metal-Insulator-Semiconductor)형 FET(Field-Effect Transistor)의 게이트 절연막으로서 실리콘 산화막이 이용되고 있다. 실리콘 기판을 열산화하여 형성된 실리콘 산화막은, 실리콘 기판과의 계면에서의 결함이 적고, 우발적인 절연 파괴가 일어날 확률도 낮기 때문에, 상당히 품질이 높은 절연막이 된다.
최근, 보다 진보된 반도체 장치의 고집적화의 요구에 수반하여, LSI 에 이용하는 MIS형 FET는, 그 치수를, 비례 관계를 유지한 채로 축소함으로써 그 성능을 계속적으로 향상시켜 왔다. 현재, 최신의 Logic LSI 등에서는, 게이트 길이 40 nm 이하, 게이트 절연막으로서 이용되는 실리콘 산화막의 막 두께 2 nm 미만의 것이 이용되고 있다. 본래의 비례 축소의 원칙에 따른다면, 게이트 절연막은 막 두께 1 nm 정도의 실리콘 산화막을 이용하는 것이 바람직하지만, 물리 막 두께가 1 nm 정도의 실리콘 산화막은, 직접 터널링 에 의한 리크 전류가 매우 커, LSI의 소비 전력의 증대를 초래하게 된다. 이를 해결하기 위하여, high-k막이라 불리는 실리콘 산화물보다 유전율이 큰 금속 산화물, 예를 들면 HfO2, ZrO2, Al2O3, TiO2 등을 주성분으로 한 막이 게이트 절연막으로서 이용되고 있다. high-k막을 이용함으로써, 물리 막 두께가 두꺼운 막이라도, 실리콘 산화물의 경우와 동등한 게이트 용량을 얻을 수 있기 때문에, 터널 전류의 증대를 억제하여, 소비 전력이 작은 LSI를 제조할 수 있다.
이하에, 도 1a ~ 도 1g 에 기초하여 제 1 종래 기술에 의한 반도체 장치의 제조 방법을 설명한다.
먼저, 도 1a에 도시한 바와 같이 Si 기판 등의 반도체 기판(11) 상에 high-k막(12)을 CVD(Chemical Vapor Deposition)법 또는 ALD(Atomic Layer Deposition)법을 이용하여 형성한다. 여기서 형성되는 high-k막(12)은, HfO2(산화 하프늄) 등을 주체로 하는 막이 대표적이다.
이어서 도 1b에 도시한 바와 같이, high-k막(12) 상에 전극막(13)을 형성한다. 전극막(13)은 단층 의 다결정 실리콘으로 이루어지는 경우도 있고, 하층에 TiN 등의 금속층, 상층에 다결정 실리콘을 적층한 구조로 이루어지는 경우도 있다.
이어서 도 1c에 도시한 바와 같이, 하드 마스크층(14)을 성막하고, 그 위에 포토리소그래픽법 등에 의해 레지스트 패턴(15)을 형성한다. 이 후, 레지스트 패턴(15)을 마스크로서 하드 마스크층(14)이 노출되어 있는 영역을 RIE(reactive ion etching) 등의 이방성 에칭에 의해 제거한다. 또한, 레지스트 패턴(15)을 애싱 등으로 제거함으로써, 도 1d에 도시한 바와 같이 하드 마스크(14a)를 형성한다.
이어서 도 1e에 도시한 바와 같이, 하드 마스크(14a)를 마스크로서 전극막(13)이 노출되어 있는 영역을 high-k막(12)에 대하여 선택적으로 에칭함으로써, 게이트 전극(13a)을 형성한다.
이어서 도 1f에 도시한 바와 같이, 하드 마스크(14a) 및 게이트 전극(13a)을 마스크로서 RIE 등의 이방성(異方性) 에칭을 행함으로써, 노출되어 있는 high-k막(12)을 반도체 기판(11)에 대하여 선택적으로 에칭하여, 반도체 기판(11)을 노출시킨다. 이에 의해, 게이트 영역의 high-k막(12a)을 형성한다.
이 후, 저가속 이온 주입과 고온 단시간 어닐 등을 조합한 공정으로, 얕은 불순물 확산 층을 포함하는 소스·드레인을 형성하고, 또한 배선을 형성하여 high-k 게이트 절연막을 가지는 MIS형 FET를 형성할 수 있다.
또한 이방성 에칭 대신에, 웨트 에칭 등의 등방성(等方性) 에칭을 이용하여, 게이트 전극(13a)이 형성되어 있지 않은 영역의 high-k막(12)을 제거해도 동등한 효과를 얻을 수 있다. 이러한 방법에 의해 형성된 것의 전형적인 단면도를 도 1g에 도시한다.
한편 실제의 LSI를 제조할 경우, 회로적인 요청에 따라 동일 칩 내에서 복수의 상이한 사양의 FET를 조합하여 사용하는 것이 통상 행해지고 있다. 이 경우, FET의 게이트 절연막도 절연막 내압 또는 리크 전류 등의 사양에 맞추어 복수의 상이한 막 두께의 것을 이용하는 경우가 있다. 이하 도 2a ~ 2f 에 기초하여 제 2 종래 기술에 의한 반도체 장치의 제조 방법을 설명한다. 이 방법은 high-k를 이용하여 다종 다양한 막 두께의 게이트 절연막을 형성하는 방법이다.
먼저 도 2a에 도시한 바와 같이, Si 기판 등의 반도체 기판(21)에 소자 분리 영역(22), 웰(23)을 형성하고, 또한 반도체 기판(21)의 표면을 열산화함으로써 SiO2막(24)을 형성한다.
이어서 도 2b에 도시한 바와 같이, 포토리소그래픽법 등을 이용하여 레지스트 패턴(25)을 형성한다.
이어서 도 2c에 도시한 바와 같이, 레지스트 패턴(25)이 형성되어 있지 않은 영역의 SiO2막(24)을 희불산 등을 이용하여 제거한다.
이어서 도 2d에 도시한 바와 같이, 레지스트 패턴(25)을 애싱 또는 H2SO4와 H2O2의 혼합액 등을 이용하여 제거한다. 이와 같이 하여, SiO2막(24)이 형성되어 있는 영역(a1)과 SiO2막(24)이 형성되어 있지 않은 영역(a2)을 형성한다.
이어서 도 2e에 도시한 바와 같이, 반도체 기판(21)의 표면에 열산화에 의해 SiO2막을 형성한다. 이에 의해, SiO2막(24)이 형성되어 있는 영역(a1)에서는, SiO2막(24)을 포함하는 막 두께가 두꺼운 SiO2막(26a)이 형성되고, SiO2막(24)이 형성되어 있지 않은 영역(a2)에서는, 열산화에 의해 형성된 막 두께가 얇은 SiO2막(26b)이 형성된다.
이어서 도 2f에 도시한 바와 같이, high-k막(27)을 형성한다. 이에 의해, 영역(a1)에서는 두꺼운 SiO2막(26a)과 high-k막(27)이 적층된 절연막이 형성되고, 영역(a2)에서는 얇은 SiO2막(26b)과 high-k막(27)이 적층된 절연막이 형성된다.
이 후, 제 1 종래예와 동일한 방법으로, 게이트 전극, 소스·드레인 등을 형성함으로써 MIS형 FET가 제작된다.
상기에서는, 2 종류의 상이한 절연막 두께를 가지는 MIS형 FET의 제조 방법에 대하여 설명했지만, 마찬가지로 추가의 포토리소그래피와 웨트 에칭, 산화를 원하는 횟수 행함으로써, 2 종류보다 많은 상이한 절연막 두께를 가지는 MIS형 FET를 제조하는 것도 가능하다.
일본특허공개공보 2004-071973호 일본특허공개공보 2002-033477호
그런데, 제 1 종래 기술에 의한 반도체 장치의 제조 방법에 따르면, 도 1f에 도시한 RIE 등의 에칭 공정에서는, 반도체 기판과의 선택성에 주의했을 경우라도 대부분의 경우 그 선택비는 불충분하며, Si 기판 등의 반도체 기판(11)에서 오버 에칭(16a)이 발생한다. 또한, 반도체 기판(11)의 기판면에 대하여 수직인 방향으로의 운동 에너지를 가진 이온에 의해 에칭이 행해지기 때문에, 반도체 기판(11)이 에칭된 부분에서는 데미지(16b)가 발생하기 쉽다. 이들은 모두, 형성되는 반도체 장치의 성능을 손상시키는 것이다.
또한 제 2 종래 기술에 의한 반도체 장치의 제조 방법에 따르면, 도 2c에 도시한 바와 같이 SiO2막(24)의 표면에 레지스트 패턴(25)을 형성하고 RIE 등에 의해 레지스트 패턴(25)이 형성되어 있지 않은 영역의 SiO2막(24)을 제거한다. 따라서, 레지스트 패턴 또는 에칭 가스에 포함되는 C(탄소) 등이, 반도체 기판(21) 또는 SiO2막(24)의 표면에 부착하여 확산되어고, 반도체 기판(21)과 게이트 절연막의 계면에 계면 준위가 형성되는 요인, 또는 게이트 절연막의 절연 파괴 내압의 저하의 요인이 되고 있었다.
따라서, 기판에 데미지를 주지 않고 유전체막을 완전히 제거함으로써 게이트 절연막을 형성할 수 있는 반도체 장치의 제조 방법, 또한 실리콘 기판 등의 반도체 기판의 표면을 청정하게 유지하면서 기판 상에 상이한 막 두께의 유전체막을 형성할 수 있는 반도체 장치의 제조 방법이 요망되고 있다
본 발명의 일실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 유전체막을 형성하는 공정과, 상기 유전체막을 열처리하는 공정과, 상기 유전체막 상의 일부에 전극을 형성하는 공정과, 상기 전극이 형성되어 있지 않은 상기 유전체막에 이온화한 가스 클러스터를 조사하는 공정과, 상기 조사 공정 후, 웨트 에칭에 의해, 상기 이온화한 가스 클러스터가 조사된 영역에서의 상기 유전체막을 제거하는 공정을 가진다.
또한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 유전체막을 형성하는 공정과, 상기 유전체막 상에 레지스트 패턴을 형성하는 공정과, 상기 레지스트 패턴이 형성되어 있지 않은 상기 유전체막에 이온화한 가스 클러스터를 조사하는 공정과, 상기 유전체막 중, 상기 이온화한 가스 클러스터가 조사된 영역의 막 두께 방향의 일부를 웨트 에칭에 의해 제거하는 공정을 포함하는 것으로서, 상기 유전체막은 게이트 절연막이 되는 것이며, 상기 유전체막의 막 두께가 상이한 2 개의 영역을 형성한다.
또한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 제 1 유전체막을 형성하는 공정과, 상기 제 1 유전체막 상에 상기 제 1 유전체막을 구성하는 재료의 비유전율보다 높은 비유전율을 가지는 재료에 의해 구성되는 제 2 유전체막을 형성하는 공정과, 상기 제 2 유전체막 상에 레지스트 패턴을 형성하는 공정과, 상기 레지스트 패턴이 형성되어 있지 않은 상기 제 2 유전체막에 이온화한 가스 클러스터를 조사하는 공정과, 상기 제 2 유전체막 중, 상기 이온화한 가스 클러스터가 조사된 영역의 막 두께 방향의 일부를 웨트 에칭에 의해 제거하는 공정을 포함하는 것으로서, 게이트 절연막은 상기 제 1 유전체막과 상기 제 2 유전체막에 의해 형성되는 것이며, 상기 게이트 절연막은, 상기 이온화한 가스 클러스터가 조사된 영역과 조사되지 않은 영역에 있어서 막 두께가 상이한 것이다.
본 발명에 의하면, 게이트 절연막 등으로서 high-k막을 이용했을 경우에, 기판에 데미지를 주지 않고 완전히 제거할 수 있는 반도체 장치의 제조 방법, 및 기판 상에 상이한 막 두께의 high-k막을 형성할 경우에, 가능한 한 컨태미네이션의 혼입을 저감시킨 반도체 장치의 제조 방법을 제공할 수 있다.
도 1a는 제 1 종래 기술에 의한 반도체 장치의 제조 방법의 제 1 공정 단면도이다.
도 1b는 제 1 종래 기술에 의한 반도체 장치의 제조 방법의 제 2 공정 단면도이다.
도 1c는 제 1 종래 기술에 의한 반도체 장치의 제조 방법의 제 3 공정 단면도이다.
도 1d는 제 1 종래 기술에 의한 반도체 장치의 제조 방법의 제 4 공정 단면도이다.
도 1e는 제 1 종래 기술에 의한 반도체 장치의 제조 방법의 제 5 공정 단면도이다.
도 1f는 제 1 종래 기술에 의한 반도체 장치의 제조 방법의 제 6 공정 단면도이다.
도 1g는 제 1 종래 기술에 의한 반도체 장치의 다른 제조 방법의 설명도이다.
도 2a는 제 2 종래 기술에 의한 반도체 장치의 제조 방법의 제 1 공정 단면도이다.
도 2b는 제 2 종래 기술에 의한 반도체 장치의 제조 방법의 제 2 공정 단면도이다.
도 2c는 제 2 종래 기술에 의한 반도체 장치의 제조 방법의 제 3 공정 단면도이다.
도 2d는 제 2 종래 기술에 의한 반도체 장치의 제조 방법의 제 4 공정 단면도이다.
도 2e는 제 2 종래 기술에 의한 반도체 장치의 제조 방법의 제 5 공정 단면도이다.
도 2f는 제 2 종래 기술에 의한 반도체 장치의 제조 방법의 제 6 공정 단면도이다.
도 3a는 제 1 실시예에서의 반도체 장치의 제조 방법의 제 1 공정 단면도이다.
도 3b는 제 1 실시예에서의 반도체 장치의 제조 방법의 제 2 공정 단면도이다.
도 3c는 제 1 실시예에서의 반도체 장치의 제조 방법의 제 3 공정 단면도이다.
도 3d는 제 1 실시예에서의 반도체 장치의 제조 방법의 제 4 공정 단면도이다.
도 3e는 제 1 실시예에서의 반도체 장치의 제조 방법의 제 5 공정 단면도이다.
도 3f는 제 1 실시예에서의 반도체 장치의 제조 방법의 제 6 공정 단면도이다.
도 3g는 제 1 실시예에서의 반도체 장치의 제조 방법의 제 7 공정 단면도이다.
도 4는 가스 클러스터 조사 유무에 따른 high-k막의 특성도이다.
도 5는 가스 클러스터 조사 장치의 구성도이다.
도 6a는 제 2 실시예에서의 반도체 장치의 제조 방법의 제 1 공정 단면도이다.
도 6b는 제 2 실시예에서의 반도체 장치의 제조 방법의 제 2 공정 단면도이다.
도 6c는 제 2 실시예에서의 반도체 장치의 제조 방법의 제 3 공정 단면도이다.
도 6d는 제 2 실시예에서의 반도체 장치의 제조 방법의 제 4 공정 단면도이다.
도 6e는 제 2 실시예에서의 반도체 장치의 제조 방법의 제 5 공정 단면도이다.
본 발명을 실시하기 위한 형태에 대하여, 도면을 참조하여 이하에 설명한다.
(제 1 실시예)
제 1 실시예를 도 3a ~ 도 3g에 기초하여 설명한다. 본 실시예는 게이트 절연막으로서 high-k막을 형성하는 반도체 장치의 제조 방법이다.
먼저 도 3a에 도시한 바와 같이, Si 기판 등의 반도체 기판(101) 상에 high-k막(102)을 성막한다. 여기서 형성되는 high-k막(102)을 구성하는 재료로서 HfO2(산화 하프늄), ZrO2(산화 지르코늄), Al2O3(산화 알루미늄), Ta2O5(오산화 탄탈), TiO2(산화 티탄), 희토류 산화물 등 및 이들의 혼합, 및 이들에 Si를 첨가한 것, 또한 그들을 질화 처리한 것 등을 들 수 있다. high-k막의 형성 방법으로서는, CVD 또는 ALD가 적합하지만, 첨가하는 물질의 종류에 따라서는, PVD를 병용할 수도 있고, 플라즈마 질화 등을 병용할 수도 있다. high-k막(102)의 막 두께는, 현재 최첨단의 Logic LSI에 이용되고 있는 것으로, 전형적으로는 2 nm를 하회하는 정도이다. high-k막(102)을 형성한 후, 바람직하게는 500℃ 내지 800℃에서 수 분에서 수 십분, 혹은, 900℃ 내지 1100℃에서 몇 초 이내의 열처리를 행한다. 열처리를 행하는 분위기는 Ar, N2 등의 불활성 가스, 혹은 이들에 수 % 이하의 미량의 산소를 첨가한 분위기가 적합하다. 이 열처리는 high-k막을 치밀화하고, 유전율을 높게 하는 효과와, 이후에 설명하는 바와 같이, 희불산에 의한 에칭 레이트를 느리게 하는 효과가 있다.
이어서 도 3b에 도시한 바와 같이, high-k막(102) 상에 전극막(103)을 형성한다. 전극막(103)으로서는 다결정 실리콘 등이 대표적이다. 다결정 실리콘에는 저항을 저하시키고, 전극으로서 적절한 일 함수를 부여하기 위하여, As(비소), P(인) 등의 n 형을 나타내는 도전성 불순물, 혹은 B(붕소) 등의 p 형을 나타내는 도전성 불순물을 첨가한 후, 열처리를 행하여 전기적으로 활성화시킨다. 이 불순물 첨가와 활성화의 처리는, 게이트 전극의 패터닝 전에 행해도 되고, 게이트 패터닝 후에 마스크를 제거하고 나서 행해도 된다. 또한 게이트 전극으로서는, 하층에 원하는 일 함수를 가지는 금속을 퇴적하고, 그 위에 적절히 다결정 실리콘에 도전성 불순물을 첨가한 막, 또는 W를 포함하는 막 등의 전극의 시트 저항을 저하시키기 위한 막을 적층한 것을 이용해도 된다. 단 이들 막은, 이후에 high-k막(102)의 일부를 희불산으로 제거하는 공정 시에, 희불산에 대한 에칭 레이트가 충분히 느린 것이 필요하다.
이어서 도 3c에 도시한 바와 같이, 전극막(103) 상에 하드 마스크층(104)으로서 SiO2막을 형성하고, 또한 하드 마스크층(104) 상에 레지스트 패턴(105)을 형성한다. 하드 마스크층은 SiO2를 주성분으로 하는 것 등이 대표적이지만, 전극막(103)의 재질에 따라서는 SiN를 주성분으로 하는 것 등을 적절히 선택할 수 있다. 또한 레지스트 패턴(105)은, 하드 마스크층(104) 상에 포토레지스트를 도포하고, 프리베이크, 노광 장치에 의한 노광, 현상을 행함으로써, 하드 마스크층(104) 상에서, 후술하는 하드 마스크(104a)가 형성되는 영역에 레지스트 패턴(105)을 형성한다.
이어서 도 3d에 도시한 바와 같이, 레지스트 패턴(105)을 마스크로서 하드 마스크층(104)을 이방성 에칭하고, 이 후 애싱 등에 의해 레지스트 패턴(105)을 제거한다. 이에 의해 하드 마스크(104a)를 형성한다.
이어서 도 3e에 도시한 바와 같이, 하드 마스크(104a)를 마스크로서 노출되어 있는 전극막(103)을 이방성 에칭에 의해 제거함으로써, 게이트 전극(103a)을 형성한다. 이 때, 전극막(103)을 형성하는 재료인 다결정 실리콘, 금속 등은 HBr, Cl2, SF6, NF3 등을 포함하는 가스를 이용하여 RIE 등에 의해 이방성 에칭함으로써, 양호하게 에칭되는 것이 알려져 있다. 한편, 일반적으로 이들 가스계에 의한 기판 가열을 병용하지 않는 에칭에서는, high-k막(102)에 대한 에칭 레이트가 매우 느린 것이 알려져 있다. 이 때문에, high-k막(102)은 도면에 도시한 바와 같이 잔존한다.
이어서 도 3f에 도시한 바와 같이, 이온화한 가스 클러스터(106)를 조사함으로써, 게이트 전극(103a)이 형성되어 있지 않은 영역의 high-k막(102)이 변질되어, 변질막(102b)이 형성된다. 이 변질막(102b)은, 후술하는 바와 같이 불산을 포함하는 액에 대하여 높은 에칭 레이트를 가진다. 또한, 이온화한 가스 클러스터의 조사 장치에 대해서는 후술한다. 이온화한 가스 클러스터에 이용되는 원소로서는 아르곤, 산소, 질소 등을 들 수 있다.
이어서 도 3g에 도시한 바와 같이, 불산을 포함하는 액을 이용하여, 변질막(102b)을 제거한다. 이에 의해, 게이트 전극(103a)이 형성되어 있는 영역에만 게이트 영역의 high-k막(102a)을 형성할 수 있다.
이 후, 하드 마스크(104a) 및 게이트 전극(103a)을 마스크로서 반도체 기판(101)에 이온 주입을 행함으로써, 게이트 전극(103a)에 대하여 자기 정합적으로 소스 / 드레인 전극을 형성하고, 주지의 방법으로 층간 절연막 및 배선을 형성한다. 이에 의해, high-k막을 가지는 MIS형 FET를 형성할 수 있다(도시하지 않음).
본 실시예에서의 반도체 장치의 제조 방법에 따르면, 반도체 기판(101)에 데미지를 주지 않고, 표면이 노출된 영역의 high-k막(102)을 변질막(102b)으로 하고, 웨트 에칭에 의해 완전히 제거할 수 있다. 이에 의해, 이후에 형성하는 소스 / 드레인의 접합 리크 전류가 적은, 고품질의 MIS형 FET를 제조할 수 있다.
(high-k막의 특성)
이어서, 본 실시예에서 형성한 high-k막의 에칭 특성에 대하여 설명한다. 여기서 이용한 high-k막의 재료는 산화 알루미늄이며, CVD법을 이용하여 성막을 행했다. 또한 샘플 A는, high-k막을 20 nm 성막한 후에 850℃에서 300 초의 열처리를 행한 상태의 것이다. 샘플 B는, 샘플 A와 동일한 열처리를 행한 후에, 또한 클러스터 이온을 조사한 것이다.
도 4에 순수 : 불산 = 1 : 100의 용액 중에서 웨트 에칭을 행했을 경우의 high-k막 두께의 시간 의존성을 나타낸다. 샘플 A는, high-k막이 열처리에 의해 결정화되어 있기 때문에, 희불산에 의해 거의 에칭되지 않는다. 한편, 샘플 B는 희불산에 의해 high-k막의 표면의 1 ~ 2 nm 정도가 에칭되지만, 그 후는 거의 에칭되지 않는다.
이와 같이, 이온화한 가스 클러스터의 조사에 의해, 조사된 막의 표면의 상태는 변질된다. 따라서, 본 실시예를 설명하는 도 3f에 도시한 바와 같이, 이온화한 가스 클러스터가 조사된 영역에서의 high-k막은, 그 표면의 1 ~ 2 nm가 변질되어, 희불산에 의한 에칭이 되기 쉬워진 것이라고 추측된다.
또한 본 실시예에서의 변질되는 깊이에 관해서는, 이온화한 가스 클러스터의 조건을 조절함으로써 조정 가능하다.
또한, 상술한 high-k막의 특성에 대해서는 Al2O3에 대하여 나타냈지만, HfO2, ZrO2, Ta2O5, TiO2에 대해서도 동일한 경향에 있다.
또한 본 실시예에서는, 이온화한 가스 클러스터로서 산소가 이온화한 가스 클러스터를 이용했지만, 질소 및 아르곤 등이 이온화한 가스 클러스터를 이용했을 경우에도 동일한 효과가 얻어진다.
또한 막 중에 원소를 도입하는 유사한 방법으로서는, 이온 주입법이 대표적이다. 그러나, 원자 또는 분자가 이온화된 이온을 막에 주입하는 방법으로는, 얇은 high-k막만을 개질하는 것이 매우 곤란하며, high-k막을 통과하여 기판에도 영향을 준다.
또한 막을 개질하기 위해서는, 1 × 1021 ~ 1 × 1022 cm-3 정도의 밀도로 원자를 주입하는 것이 필요하지만, 한편으로, 막과 접하는 Si 기판에 주입되는 원자는 1 × 1018 cm-3대를 초과하면 Si 기판 자체를 산화하는 등의 폐해가 나온다. 이온 주입으로는, 막을 개질하고, Si 기판을 산화하지 않는다고 하는 양방의 조건을 충족시키는 것과 같은 프로파일을 얻는 것이 매우 곤란하다. 또한 본 발명과 같이, 결정화한 막을 주입의 대상으로 할 경우에는, 결정의 특정의 방위에 대하여, 일정수의 이온이 산란을 받지 않고 투과하는 채널링이라 불리는 현상이 발생하기 때문에, 막의 깊은 위치까지 이온이 도달할 확률이 높아진다.
한편, 가스 클러스터 주입에서는 이온 주입과 불순물 도입의 원리가 상이하기 때문에, 이러한 조건을 충족시키는 프로파일을 얻는 것이 가능하다. 수 1000 개 정도의 원자수를 가지는 가스 클러스터가 주입의 대상물과 충돌하면, 순간적으로 충돌이 일어난 근방에서 고온 고압 영역이 형성된다. 이로써, 대상물이 순간적으로 용해되고, 용해된 부분에 주입하고자 하는 원자가 침투한다. 불순물 깊이는 이 용해되는 깊이로 결정되고, 불순물의 프로파일은 매우 급준해진다. 또한 가스 클러스터의 충돌 과정에서는, 조사되는 표면 근방에서 다체 충돌이 생기기 때문에, 상술한 채널링은 발생하지 않는다. 또한 상기의 용해에 의해, 대상막의 결정 구조가 무너지는 효과도 있어, 채널링은 발생하지 않는다. 또한 클러스터의 평균적인 값은, 상술한 바와 같이 수 1000 개 이상으로 할 수 있고, 원자 1 개당의 에너지는, 이온 주입의 경우에 비해 상당히 낮게 할 수 있다. 이들 효과에 관해서는, '클러스터 이온 빔 기초와 응용' 야마다 이사오 편저, 일간 공업 신문사, ISBN4-526-05765-7, p. 146 - 147 등에 기술되어 있다.
(가스 클러스터 조사 장치)
이어서, 이온화한 가스 클러스터의 조사에 이용되는 가스 클러스터 조사 장치에 대하여 설명한다.
도 5에, 본 실시예에서 이용되는 클러스터 이온 조사 장치를 도시한다. 이 클러스터 이온 조사 장치는 가스 클러스터를 생성하는 노즐부(51), 이온화 전극(52), 가속 전극(53), 클러스터 선별부(54)를 가지고 있다.
노즐부(51)에서는 압축된 가스에 의해 가스 클러스터가 생성된다. 구체적으로, 고압 상태에서 노즐부(51)로 공급된 가스가, 노즐부(51)로부터 분출됨으로써 가스 클러스터가 생성된다. 이 때 이용되는 가스는 산소 등의 가스이며, 상온에서 기체 상태를 나타내는 것이 바람직하다.
이온화 전극(52)에서는 생성된 가스 클러스터를 이온화한다. 이에 의해, 이온화한 가스 클러스터가 생성된다.
이어서, 가속 전극(53)에 의해 이온화한 가스 클러스터가 가속된다. 이 때, 가스 클러스터는 가스 클러스터를 구성하는 원자의 수의 제곱근, 즉 질량의 제곱급에 반비례하는 속도로 가속된다. 또한, 이온화되어 있는 가수의 제곱급에 비례하는 속도로 가속된다.
이어서 클러스터 선별부(54)에서, 가스 클러스터가 이온화되어 있는 가수 또는 질량에 따라 선별된다. 구체적으로, 클러스터 선별부(54)는 전계 또는 자계를 인가함으로써, 클러스터가 되지 않았던 모노머 이온 등을 제거한다.
이 후, 가스 클러스터 조사 장치로부터 공급되는, 이온화한 가스 클러스터(55)를 유전체막 등에 조사한다.
(제 2 실시예)
이어서, 도 6a ~ 6e에 기초하여 제 2 실시예에 대하여 설명한다. 본 실시예는, Si 기판 등으로 이루어지는 반도체 기판 상에, 유전체막의 막 두께(high-k막의 막 두께)가 상이한 영역을 형성한 구조의 반도체 장치의 형성 방법에 관한 것이다.
먼저 도 6a에 도시한 바와 같이, Si 기판으로 이루어지는 반도체 기판(201)에 소자 분리(202), 웰(203)을 형성하고, 반도체 기판(201)의 표면에 바람직하게는 1 nm 이하의 SiO2를 주성분으로 하는 계면층(204)을 형성한다. 계면층(204)의 형성 방법으로서는, H2SO4와 H2O2의 혼합액, 또는 NH4OH와 H2O2의 혼합액, 또는 O3를 용존시킨 액 등의 약액 처리, 산소를 포함하는 라디칼 등에 의한 산화 처리, 산소 등의 산화종을 포함하는 기체 중에서의 열산화 등을 들 수 있다. 또한, 계면층(204) 상에 high-k막(205)을 형성한다. high-k막(205)의 재료로서는 HfO2, ZrO2, Al2O3, Ta2O5, TiO2 및 희토류 산화물, 및 이들의 혼합, 및 이들에 Si를 첨가한 것, 또한 그들을 질화 처리한 것 등을 들 수 있다. high-k막(205)의 막 두께는, 이 후의 에칭 공정에서 제거되는 분량을 감안하여, 두꺼운 부분과 얇은 부분의 막 두께 요구를 충족하도록 설정된다. high-k막(205)의 성막 방법으로서는 CVD 또는 ALD가 적합하지만, 첨가하는 물질의 종류에 따라서는 PVD를 병용할 수도 있고, 플라즈마 질화 등을 병용할 수도 있다.
이어서 도 6b에 도시한 바와 같이, high-k막(205)이 두껍게 남겨지는 영역 상에 레지스트 패턴(206)을 형성한다.
이어서 도 6c에 도시한 바와 같이, 이온화한 가스 클러스터(207)를 조사한다. 이 이온화한 가스 클러스터(207)는, 제 1 실시예에서 설명한 이온화한 가스 클러스터와 동일한 것이며, 이온화한 가스 클러스터가 조사된 영역에서의 표면의 상태를 변질시킨다. 이에 의해, 레지스트 패턴(206)이 형성되어 있지 않은 영역의 막 두께 방향의 일부에는 변질층(205a)이 형성된다.
이어서 도 6d에 도시한 바와 같이, 레지스트 패턴(206)을 H2SO4와 H2O2의 혼합액에 의해 또는 애싱에 의해 제거한다.
이어서 도 6e에 도시한 바와 같이, 희불산에 의해 웨트 에칭을 행한다. 이온화한 가스 클러스터가 조사되지 않은 영역은, 도 4의 샘플 A에 대응하고, 거의 에칭되지 않는다. 이에 대하여, 이온화한 가스 클러스터가 조사된 영역은 도 4의 샘플 B에 대응하고, 표면의 1 ~ 2 nm가 에칭되지만, 그 후는 거의 에칭되지 않는다. 이와 같이 하여 변질층(205a)은 제거된다. 이에 의해, 에칭 등에 의한 제거가 되어 있지 않은 막 두께가 두꺼운 high-k막(205b)이 형성된 영역(b1)과, 변질층(205a)이 제거된 막 두께가 얇은 high-k막(205c)이 형성된 영역(b2)을 형성할 수 있다.
본 실시예에서의 제조 방법에 따르면, 반도체 기판(201)의 표면이 노출된 상태에서 레지스트가 Si 기판인 반도체 기판(201)의 표면에 형성되는 것 등이 없다. 즉, 이어서 행해지는 게이트 절연막의 형성 공정에, 레지스트 패턴(206)으로부터의 C(탄소) 등의 부착 또는 확산이 없다. 따라서, Si 기판인 반도체 기판(201)과 게이트 절연막의 계면에 계면 준위가 형성되는 요인, 또한 게이트 절연막의 절연 파괴 내압의 저하의 요인을 배제할 수 있어, 품질이 높은 MIS형 FET를 제조할 수 있다.
또한 종래 기술에 의한 제조 방법에서는, 리크 전류를 억제하기 위하여 high-k막을 사용하고 있지만, 막 두께차를 형성하기 위하여 SiO2를 이용하고 있다. 따라서, 일부에서는 두꺼운 SiO2막과 high-k막이 적층된 구조가 되기 때문에, 전부를 high-k로 했을 경우에 비해 리크 전류의 저감 효과가 작다. 그러나 본 실시예에 따른 제조 방법에서는, 리크 전류를 억제하기 위하여 high-k막을 사용하고 있으므로, 절연막 적층 구조에서의 high-k의 막 두께의 비율이 보다 커진다. 이 때문에, 리크 전류의 저감 효과가 크고, 리크 전류가 적은 고품질의 MIS형 FET를 제조할 수 있다.
이상, 본 발명의 실시에 따른 형태에 대하여 설명했지만, 상기 내용은 발명의 내용을 한정하지 않는다.
본 국제출원은, 2011년 10월 4일에 출원한 일본특허출원 제2011-220257호에 기초하는 우선권을 주장하는 것이며, 일본특허출원 제2011-220257호의 전체 내용을 본 국제출원에 원용한다.
11 : 반도체 기판
12 : high-k막
12a : 게이트 영역의 high-k막
13 : 전극막
13a : 게이트 전극
14 : 하드 마스크층
14a : 하드 마스크
15 : 레지스트 패턴
21 : 반도체 기판
22 : 소자 분리 영역
23 : 웰
24 : SiO2막
25 : 레지스트 패턴
26 : SiO2막
27 : high-k막
51 : 노즐부
52 : 이온화 전극
53 : 가속 전극
54 : 클러스터 선별부
55 : 가스 클러스터
101 : 반도체 기판
102 : high-k막
102a : 게이트 영역의 high-k막
102b : 변질층
103 : 전극막
103a : 게이트 전극
104 : 하드 마스크층
104a : 하드 마스크
105 : 레지스트 패턴
201 : 반도체 기판
202 : 소자 분리 영역
203 : 웰
204 : 계면층
205 : high-k막
205a : 변질층
205b : 두꺼운 high-k막
205c : 얇은 high-k막
206 : 레지스트 패턴
207 : 가스 클러스터
b1 : 두꺼운 high-k막이 형성된 영역
b2 : 얇은 high-k막이 형성된 영역

Claims (13)

  1. 반도체 기판 상에 유전체막을 형성하는 공정과,
    상기 유전체막을 열처리하는 공정과,
    상기 유전체막 상의 일부에 전극을 형성하는 공정과,
    상기 전극이 형성되어 있지 않은 상기 유전체막에 이온화한 가스 클러스터를 조사하는 공정과,
    상기 조사 공정 후, 웨트 에칭에 의해, 상기 이온화한 가스 클러스터가 조사된 영역에서의 상기 유전체막을 제거하는 공정을 가지는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 유전체막을 구성하는 재료는 HfO2, ZrO2, Al2O3, Ta2O5, TiO2 중 어느 하나를 포함하는 재료인 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 전극을 형성하는 공정은,
    상기 유전체막 상에 전극막을 형성하고,
    상기 전극막 상에 산화막 또는 질화막으로 이루어지는 화합물막을 형성하고,
    상기 화합물막 상에 레지스트 패턴을 형성하고,
    상기 레지스트 패턴을 마스크로서 상기 레지스트 패턴이 형성되어 있지 않은 영역의 화합물막을 제거함으로써 화합물 마스크를 형성하고,
    상기 화합물 마스크가 형성되어 있지 않은 영역에서의 상기 전극막을 제거하는 공정을 포함하는 것인 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 유전체막의 막 두께는 0 nm 보다 크고, 2 nm 이하인 반도체 장치의 제조 방법.
  5. 반도체 기판 상에 유전체막을 형성하는 공정과,
    상기 유전체막 상에 레지스트 패턴을 형성하는 공정과,
    상기 레지스트 패턴이 형성되어 있지 않은 상기 유전체막의 영역에 이온화한 가스 클러스터를 조사하는 공정과,
    상기 유전체막 중, 상기 이온화한 가스 클러스터가 조사된 영역의 막 두께 방향의 일부를 웨트 에칭에 의해 제거하는 공정을 포함하는 것으로서,
    상기 유전체막은 게이트 절연막이 되는 것이며, 상기 유전체막 중, 상기 이온화한 가스 클러스터가 조사된 영역의 막 두께가 상기 이온화한 가스 클러스터가 조사되지 않은 영역의 막 두께보다 얇은 반도체 장치의 제조 방법.
  6. 반도체 기판 상에 제 1 유전체막을 형성하는 공정과,
    상기 제 1 유전체막 상에 상기 제 1 유전체막을 구성하는 재료의 비유전율보다 높은 비유전율을 가지는 재료에 의해 구성되는 제 2 유전체막을 형성하는 공정과,
    상기 제 2 유전체막 상에 레지스트 패턴을 형성하는 공정과,
    상기 레지스트 패턴이 형성되어 있지 않은 상기 제 2 유전체막의 영역에 이온화한 가스 클러스터를 조사하는 공정과,
    상기 제 2 유전체막 중, 상기 이온화한 가스 클러스터가 조사된 영역의 막 두께 방향의 일부를 웨트 에칭에 의해 제거하는 공정을 포함하는 것으로서,
    게이트 절연막은 상기 제 1 유전체막과 상기 제 2 유전체막에 의해 형성되는 것이며, 상기 게이트 절연막은, 상기 제 2 유전체막 중, 상기 이온화한 가스 클러스터가 조사된 영역의 막 두께가 상기 이온화한 가스 클러스터가 조사되지 않은 영역의 막 두께보다 얇은 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 유전체막 또는 상기 제 2 유전체막을 구성하는 재료는 HfO2, ZrO2, Al2O3, Ta2O5, TiO2 중 어느 하나를 포함하는 재료인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 웨트 에칭은 희불산에 의한 에칭인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 5 항에 있어서,
    상기 웨트 에칭은 희불산에 의한 에칭인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 6 항에 있어서,
    상기 웨트 에칭은 희불산에 의한 에칭인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 가스 클러스터를 구성하는 원자의 수의 평균은 1000 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 5 항에 있어서,
    상기 가스 클러스터를 구성하는 원자의 수의 평균은 1000 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 6 항에 있어서,
    상기 가스 클러스터를 구성하는 원자의 수의 평균은 1000 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
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