JPS6384159A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6384159A JPS6384159A JP23145386A JP23145386A JPS6384159A JP S6384159 A JPS6384159 A JP S6384159A JP 23145386 A JP23145386 A JP 23145386A JP 23145386 A JP23145386 A JP 23145386A JP S6384159 A JPS6384159 A JP S6384159A
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- substrate
- melting point
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000005468 ion implantation Methods 0.000 claims abstract description 27
- 238000002844 melting Methods 0.000 claims abstract description 16
- 150000002500 ions Chemical class 0.000 claims abstract description 7
- 230000008018 melting Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 238000010030 laminating Methods 0.000 claims 1
- 239000012535 impurity Substances 0.000 abstract description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 13
- 229910052710 silicon Inorganic materials 0.000 abstract description 13
- 239000010703 silicon Substances 0.000 abstract description 13
- 238000010438 heat treatment Methods 0.000 abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 7
- 229920005591 polysilicon Polymers 0.000 abstract description 7
- 239000011521 glass Substances 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 5
- 230000006378 damage Effects 0.000 description 2
- 241000894006 Bacteria Species 0.000 description 1
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関１．、特に、１）Ｄ
ｉ）（１）ｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ １）ｒａｉ
ｎ）構造を肩するＭＯ８型半導体装置の製造方法に関す
る。
ｉ）（１）ｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ １）ｒａｉ
ｎ）構造を肩するＭＯ８型半導体装置の製造方法に関す
る。
従来、この種の半導体装１１ｊは、例えば第３図に示す
ような製造方法で形成されている。
ような製造方法で形成されている。
まず、Ｐ型シリコン基板ｌ上にゲート醒化膜２を介して
所定形状のゲート電極膜３を形成した後、このゲート電
極［３をマスクとしてシリコン基板１にＮＷ不純物を低
ドーズ量でイオン注入してｒ型イオン注入領域４を形成
する（第３図（ａ））。
所定形状のゲート電極膜３を形成した後、このゲート電
極［３をマスクとしてシリコン基板１にＮＷ不純物を低
ドーズ量でイオン注入してｒ型イオン注入領域４を形成
する（第３図（ａ））。
次に、シリコン基板１全面に化学気相成長（ＣＶＤ）ｚ
化膜５を成長する（第３図（ｂ））。次に、このｅＶｕ
１７化暎５を異方性エツチング法を用いてエツチング除
去しケート電極膜３の側面にのみＣＶＤ＠化膜５を残し
てｌｉｔ！Ｉ壁嗅６を形成する。ついで、ゲート電極膜
３および側壁膜６をマスクとしてＮｑ不純物を高ドーズ
量でイオン注入してＮ＋型型片オン注入領域７形成する
（第３図ｆｃＪ ）。次に、熱処理を行い前記イオン注
入領域４及び７を活性化して、ゲート電極膜３の９１１
ｉ面近傍の領域にＬ＼−型不純物領域８を、また、これ
に隣接する領域にぐ型不純物領域９を形成する（第３図
（ｄ））。
化膜５を成長する（第３図（ｂ））。次に、このｅＶｕ
１７化暎５を異方性エツチング法を用いてエツチング除
去しケート電極膜３の側面にのみＣＶＤ＠化膜５を残し
てｌｉｔ！Ｉ壁嗅６を形成する。ついで、ゲート電極膜
３および側壁膜６をマスクとしてＮｑ不純物を高ドーズ
量でイオン注入してＮ＋型型片オン注入領域７形成する
（第３図ｆｃＪ ）。次に、熱処理を行い前記イオン注
入領域４及び７を活性化して、ゲート電極膜３の９１１
ｉ面近傍の領域にＬ＼−型不純物領域８を、また、これ
に隣接する領域にぐ型不純物領域９を形成する（第３図
（ｄ））。
上述した従来の半導体装置の製造方法においては、ＣＶ
ｖｙ化映５上映５性エツチング法によりエツチング除去
し、側壁膜６を形成する際、側壁膜６のチャネル方向の
厚さは、エツチング状態の不安定性、ＣＶＤ［化膜５の
膜厚のばらつき等により大きくばらつき、従ってＶ型不
純物領域８のチャネル方向の幅の制御性が悪い欠点があ
る。
ｖｙ化映５上映５性エツチング法によりエツチング除去
し、側壁膜６を形成する際、側壁膜６のチャネル方向の
厚さは、エツチング状態の不安定性、ＣＶＤ［化膜５の
膜厚のばらつき等により大きくばらつき、従ってＶ型不
純物領域８のチャネル方向の幅の制御性が悪い欠点があ
る。
また、微細なパターンを形成するには半導体装置表面の
凹凸を馳減する目的でゲート電極膜３の厚さをも減少さ
せる必要があり、ＣＶＵＨｇ化膜５をエツチングして、
チャネル方向に十分な厚さの側壁膜６を形成することが
困難であるため、１．１ＪＪＪＪ構造の効果が十分に発
揮されない。
凹凸を馳減する目的でゲート電極膜３の厚さをも減少さ
せる必要があり、ＣＶＵＨｇ化膜５をエツチングして、
チャネル方向に十分な厚さの側壁膜６を形成することが
困難であるため、１．１ＪＪＪＪ構造の効果が十分に発
揮されない。
また、マ型不純物領域９の不純物８度は、低ドーズ量と
高ドーズ量の２度のイオン注入で決定されるため、低ド
ーズイオン注入量を変えた場合、マ型不純物領域９の濃
度が大きく変化する可能性があり、半導体装置の特性が
ばらつく恐れがある。
高ドーズ量の２度のイオン注入で決定されるため、低ド
ーズイオン注入量を変えた場合、マ型不純物領域９の濃
度が大きく変化する可能性があり、半導体装置の特性が
ばらつく恐れがある。
以上述べたように、従来の製造方法においては再現性よ
く側壁ｐＡ６を形成して電気的特性、信頼性が均一な半
導体装置を製造することは困難であり、また、ソース・
ドレイン拡散層の不純物プロファイルを安定に形成する
ことが困難であるという欠点がある。
く側壁ｐＡ６を形成して電気的特性、信頼性が均一な半
導体装置を製造することは困難であり、また、ソース・
ドレイン拡散層の不純物プロファイルを安定に形成する
ことが困難であるという欠点がある。
本発明の半導体装置の製造方法は、−導Ｉｒ１Ｌ型半導
体基板上の所定領域にゲート絶縁膜、ゲート電極膜、低
融点被膜及びフォトレジストを順次積層形成する工程と
、前記基板全面に化学気相成長法により第１の被膜を形
成する工程と、前記所定領域に隣接する近傍の前記基板
上並びに前記ゲート電極膜存び前記低融点被膜の端部側
面上の前記第１の被膜をエツチング除去する工程と、前
記フォトレジストを除去すると共に前記フォトレジスト
の上面部及び側面部の前記第１の被膜を除去する工程と
、前記基板上の第１の被膜及び前記低融点被膜をマスク
としてイオン注入法により前記基板に逆導電型の低傭度
イオン注入領域を形成する工程と、前記基板上の第１の
被膜をエツチング除去する工程と、前記低融点被膜を熱
処理して前記ケート電極膜の端部仙］面よりも外方に所
定量だけ前記低融点被膜を突き出させる工程と、前記低
融点被１模ヲマスクとしてイオン注入法により前記基板
に逆導電型の高譲度イオン注入領域を形成する工程をふ
くむことをｔ￥ｌとする。
体基板上の所定領域にゲート絶縁膜、ゲート電極膜、低
融点被膜及びフォトレジストを順次積層形成する工程と
、前記基板全面に化学気相成長法により第１の被膜を形
成する工程と、前記所定領域に隣接する近傍の前記基板
上並びに前記ゲート電極膜存び前記低融点被膜の端部側
面上の前記第１の被膜をエツチング除去する工程と、前
記フォトレジストを除去すると共に前記フォトレジスト
の上面部及び側面部の前記第１の被膜を除去する工程と
、前記基板上の第１の被膜及び前記低融点被膜をマスク
としてイオン注入法により前記基板に逆導電型の低傭度
イオン注入領域を形成する工程と、前記基板上の第１の
被膜をエツチング除去する工程と、前記低融点被膜を熱
処理して前記ケート電極膜の端部仙］面よりも外方に所
定量だけ前記低融点被膜を突き出させる工程と、前記低
融点被１模ヲマスクとしてイオン注入法により前記基板
に逆導電型の高譲度イオン注入領域を形成する工程をふ
くむことをｔ￥ｌとする。
〔実施例１〕
次に、本発明について図面を参照して説明する。
第１図＋ａ）〜（ｅ）は本発明の第１の実施例の工程順
縦断面図である。まず、Ｐ型シリコン基板１０上にゲー
ト酸化Ｌ４１２、ゲート電極膜１３ 、 Ｐｈｏｓｐｈ
ｏ ５ｉｌｉｃａｔｅ Ｇｌａｓｓ（ＰＳＧ）膜１４、
ポリシリコン膜１５、及びフォトレジスト１６を順次積
層形成する。次いで、前記フォトレジスト１６を所定の
形状に加工し、このフォトレジストをマスクとして異方
性エツチング法により上部に７オトレジスト１６、ポリ
シリコン膜１５、ＰＳＧ膜１４を有するゲート電極膜１
３を形成する。次に、ＣＶＬＩ酸化膜１７を全面に堆積
する。ここで、ゲート酸化膜１２、ゲート電極膜１３、
ＰＳｕＶＡ１４及びポリシリコン膜１５の端部１１ｔ１
１面のＣＶＪＩ化膜１７の膜厚は薄く形成される（第１
図（ａ））。次に、ゲート絶は膜１２の側面に隣接する
シリコン基板１０の所定領域上およびゲート敗化膜１２
、ゲート電極膜１３、ＰＳＵ膜１４、ポリシリコン膜１
５の９ｊｌ１面部のＣＶＬ）酸化膜１７を等方性エツチ
ング法を用いてエツチング除去する（紀１図（ｂ））。
縦断面図である。まず、Ｐ型シリコン基板１０上にゲー
ト酸化Ｌ４１２、ゲート電極膜１３ 、 Ｐｈｏｓｐｈ
ｏ ５ｉｌｉｃａｔｅ Ｇｌａｓｓ（ＰＳＧ）膜１４、
ポリシリコン膜１５、及びフォトレジスト１６を順次積
層形成する。次いで、前記フォトレジスト１６を所定の
形状に加工し、このフォトレジストをマスクとして異方
性エツチング法により上部に７オトレジスト１６、ポリ
シリコン膜１５、ＰＳＧ膜１４を有するゲート電極膜１
３を形成する。次に、ＣＶＬＩ酸化膜１７を全面に堆積
する。ここで、ゲート酸化膜１２、ゲート電極膜１３、
ＰＳｕＶＡ１４及びポリシリコン膜１５の端部１１ｔ１
１面のＣＶＪＩ化膜１７の膜厚は薄く形成される（第１
図（ａ））。次に、ゲート絶は膜１２の側面に隣接する
シリコン基板１０の所定領域上およびゲート敗化膜１２
、ゲート電極膜１３、ＰＳＵ膜１４、ポリシリコン膜１
５の９ｊｌ１面部のＣＶＬ）酸化膜１７を等方性エツチ
ング法を用いてエツチング除去する（紀１図（ｂ））。
次に、フォトレジスト１６をレジストｆｃＪＮＨにより
エツチング除去することにより、レジスト上面部及び側
面部のＣＶＤ酸化膜１７を同時に除去する。次に、シリ
コン基板１０上のＣＶＵ酸化膜１７とゲート電極膜１３
及びＰＳＧ１ｇ１４をマスクとしてシリコン基板１０に
低ドーズ量でＮ型不純物をイオン注入し、頴型イオン注
入領域１８を形成する（第１図（Ｃ））。次に、シリコ
ン基板１０上のＣＶＤ［化膜１７およびゲート電極膜上
部のポリシリコン膜１５をそれぞれ異方性エツチング法
により除去する。次に、熱処理によりＰ８Ｇ１ｇ１４を
流動変形させゲート電極膜１３の端部側面よりも外側に
所定量突き出た形に形成した後、とのＰＳＧ膜１４をマ
スクとして、シリコン基板１０に高ドーズ量でＮ型不純
物をイオン注入して１型イオン注入領域１９を形成する
（第１図（ｄ））。次に、Ｐ８０１１５４１４を等方性
エツチング法で除去した後、熱処理を行いイオン注入領
域１８及び１９を電気的に活性化することによりゲート
電極膜１３の側面近傍のＮ−型不純物領域２０とこれに
隣接するぐ湖不ｆｊＢ物領域２１からなる１）ＤＪＪ構
造を有するソース舎ドレイン領域が形成される（第１図
（ｅ））。
エツチング除去することにより、レジスト上面部及び側
面部のＣＶＤ酸化膜１７を同時に除去する。次に、シリ
コン基板１０上のＣＶＵ酸化膜１７とゲート電極膜１３
及びＰＳＧ１ｇ１４をマスクとしてシリコン基板１０に
低ドーズ量でＮ型不純物をイオン注入し、頴型イオン注
入領域１８を形成する（第１図（Ｃ））。次に、シリコ
ン基板１０上のＣＶＤ［化膜１７およびゲート電極膜上
部のポリシリコン膜１５をそれぞれ異方性エツチング法
により除去する。次に、熱処理によりＰ８Ｇ１ｇ１４を
流動変形させゲート電極膜１３の端部側面よりも外側に
所定量突き出た形に形成した後、とのＰＳＧ膜１４をマ
スクとして、シリコン基板１０に高ドーズ量でＮ型不純
物をイオン注入して１型イオン注入領域１９を形成する
（第１図（ｄ））。次に、Ｐ８０１１５４１４を等方性
エツチング法で除去した後、熱処理を行いイオン注入領
域１８及び１９を電気的に活性化することによりゲート
電極膜１３の側面近傍のＮ−型不純物領域２０とこれに
隣接するぐ湖不ｆｊＢ物領域２１からなる１）ＤＪＪ構
造を有するソース舎ドレイン領域が形成される（第１図
（ｅ））。
上述した第１の実施例は、まず、ンース働ドレイン不純
物拡故領域を形成するに際し、高ドーズ量のイオン注入
のマスクとして使用する低融点被膜の寸法の制御性が良
いので、Ｌ）ＤＤ構造の効果をあられすのに十分な低濃
度不純物拡散領域（ｆ型不純物領域領域）を再現性よく
形成することができる。
物拡故領域を形成するに際し、高ドーズ量のイオン注入
のマスクとして使用する低融点被膜の寸法の制御性が良
いので、Ｌ）ＤＤ構造の効果をあられすのに十分な低濃
度不純物拡散領域（ｆ型不純物領域領域）を再現性よく
形成することができる。
また、低濃度不純物領域をゲート電極の側面に隣接する
領域にのみ形成することにより、低濃度不純物イオン注
入領域と高濃度不純物イオン注入領域とのオーバーラツ
プする領域を極力少なくする事ができる。従って、低濃
度不純物イオン注入による、高−度不縄物領域の磯度へ
の影響がほとんどないため、高濃度不純物領域の濃度が
ばらつかないという利点を有する。
領域にのみ形成することにより、低濃度不純物イオン注
入領域と高濃度不純物イオン注入領域とのオーバーラツ
プする領域を極力少なくする事ができる。従って、低濃
度不純物イオン注入による、高−度不縄物領域の磯度へ
の影響がほとんどないため、高濃度不純物領域の濃度が
ばらつかないという利点を有する。
〔実施例２〕
第２図（ａ）〜ｔｅｌは本発明の第２の実施例の工程順
の縦断面図である。第１の実施例と異なる点は、低濃度
不純物領域２４を形成するための不純物導電型及びイオ
ン注入条件とＰＳＧ膜１４を流動させるｔめの熱処理条
件である。第２図（ａ）及び（ｂｌの工程は第１の実施
例と同じであるから説明を省略する。次に、Ｐ型不純物
をイオン注入してＰ型シリコン基板１０エクも高不純物
濃度のたイオン注入領域２２を形成する（第２図（Ｃ）
）。次に、Ｐ８Ｇ膜１４を流動させゲート電極膜１３の
端部側面エフ外方に突き出させる。このための熱処理条
件はＰＥＧ膜１４の流動量がごくわずかでらる工うに選
ぶ。次いで、Ｎ型不純物を高ドーズ量でイオン注入して
Ｎ＋型イオン注入領域２３を形成する（第２図（ｄ））
。次に、熱処理を施す事にエフ、ゲート電極膜１３下に
までひろかつ７？１．Ｐ＋型不純物領域２４とゲート電
極膜１３の端部側面直下にまで至るＶ型不純物領域２５
が形成される。ここにおいてｒ型不純物拡散領域２４は
ソース、ドレイン間のパンチスルー防止の効果がある（
第２図（ｅ））。
の縦断面図である。第１の実施例と異なる点は、低濃度
不純物領域２４を形成するための不純物導電型及びイオ
ン注入条件とＰＳＧ膜１４を流動させるｔめの熱処理条
件である。第２図（ａ）及び（ｂｌの工程は第１の実施
例と同じであるから説明を省略する。次に、Ｐ型不純物
をイオン注入してＰ型シリコン基板１０エクも高不純物
濃度のたイオン注入領域２２を形成する（第２図（Ｃ）
）。次に、Ｐ８Ｇ膜１４を流動させゲート電極膜１３の
端部側面エフ外方に突き出させる。このための熱処理条
件はＰＥＧ膜１４の流動量がごくわずかでらる工うに選
ぶ。次いで、Ｎ型不純物を高ドーズ量でイオン注入して
Ｎ＋型イオン注入領域２３を形成する（第２図（ｄ））
。次に、熱処理を施す事にエフ、ゲート電極膜１３下に
までひろかつ７？１．Ｐ＋型不純物領域２４とゲート電
極膜１３の端部側面直下にまで至るＶ型不純物領域２５
が形成される。ここにおいてｒ型不純物拡散領域２４は
ソース、ドレイン間のパンチスルー防止の効果がある（
第２図（ｅ））。
以上のごとく第２の実施例においては、ゲート電極膜１
３の端部側面近傍のシリコ／基板中にのみ？皺不純物領
域２４を形成できるため、Ｎ＋型不純物領域２５とオー
バーラツプする領域は少ないので炉型不純物拡散領域２
５の濃度の減少を極力抑えることができるという利点が
ある。まｔ％Ｖ型不純物領域２５とｆｑ不純物領域２４
との間にＫ〉不純物領域（図示せず）が形成されるので
、第１の実施例と同様にＤＩ）ｌ）構造の有する効果を
保持している。
３の端部側面近傍のシリコ／基板中にのみ？皺不純物領
域２４を形成できるため、Ｎ＋型不純物領域２５とオー
バーラツプする領域は少ないので炉型不純物拡散領域２
５の濃度の減少を極力抑えることができるという利点が
ある。まｔ％Ｖ型不純物領域２５とｆｑ不純物領域２４
との間にＫ〉不純物領域（図示せず）が形成されるので
、第１の実施例と同様にＤＩ）ｌ）構造の有する効果を
保持している。
以上説明したように不発明は、ＤＩ）ＪＪ構造を有する
ソース・ドレイン領域の高濃度不純物領域全イオン注入
で形成する際のマスクとして熱処理をほどこした低融点
被膜を用いている究め、マスクの寸法の制御性が良いの
でＬ）ＤＩ）構造の効果をあられ丁のに十分なだけの低
濃度不純物領域を再現性良く形成できるという効果があ
る。ま九、低濃度不純物領域をゲート電極の側面近傍の
領域にのみ形成することにエフ−低濃度不純物領域と高
濃度不純物領域とのオーバーラツプする領域のｔｔｆ極
力小さくすることができ、従って高濃度不純物領域のｇ
１度に与える低濃度不純物領域による影響がほとんどな
いという効果がある。
ソース・ドレイン領域の高濃度不純物領域全イオン注入
で形成する際のマスクとして熱処理をほどこした低融点
被膜を用いている究め、マスクの寸法の制御性が良いの
でＬ）ＤＩ）構造の効果をあられ丁のに十分なだけの低
濃度不純物領域を再現性良く形成できるという効果があ
る。ま九、低濃度不純物領域をゲート電極の側面近傍の
領域にのみ形成することにエフ−低濃度不純物領域と高
濃度不純物領域とのオーバーラツプする領域のｔｔｆ極
力小さくすることができ、従って高濃度不純物領域のｇ
１度に与える低濃度不純物領域による影響がほとんどな
いという効果がある。
第１図（ａｌ〜ｔｅｌは本発明の第１の実施例の工程１
！に１の縦断面図、第２図（ａｌ〜ｆｅｌｌ″ｆ、本発
明の第２の寮施例の工程順の縦断面図、第３図（ａ）〜
（ｄｌは従来方法の工程順の縦断面図でおる。 １．１０・・・Ｐ型シリコン基板、２．１２・・・ゲー
ト酸化膜、３．１３・・・ゲート酸化膜、４．１８・・
・Ｎ−型イオン注入領域、５，１７・・・ＣＶｌ）酸化
膜、６・・・側壁膜、７，１９．２３・・・Ｎ”ｆｊ１
４イオン注入領域、８．２０・・・自不純物領域、９，
２１．２５・・・ｉ不純物領域、１４・・・ＰＳＪｐ、
１５・・・ポリシリコン模、１６・・・フォトレジスト
、２２・・・ｒ型イオン注入領域、２４・・・ｒ型不純
物領域。 代理人 弁理士 内 原 晋１．＞＼）＄ １
図 矛 ｌ 菌 茅 ２ 口 ↓ ↓ ↓ ↓ ↓ ↓ ↓ ＄３ＵｇＪ
！に１の縦断面図、第２図（ａｌ〜ｆｅｌｌ″ｆ、本発
明の第２の寮施例の工程順の縦断面図、第３図（ａ）〜
（ｄｌは従来方法の工程順の縦断面図でおる。 １．１０・・・Ｐ型シリコン基板、２．１２・・・ゲー
ト酸化膜、３．１３・・・ゲート酸化膜、４．１８・・
・Ｎ−型イオン注入領域、５，１７・・・ＣＶｌ）酸化
膜、６・・・側壁膜、７，１９．２３・・・Ｎ”ｆｊ１
４イオン注入領域、８．２０・・・自不純物領域、９，
２１．２５・・・ｉ不純物領域、１４・・・ＰＳＪｐ、
１５・・・ポリシリコン模、１６・・・フォトレジスト
、２２・・・ｒ型イオン注入領域、２４・・・ｒ型不純
物領域。 代理人 弁理士 内 原 晋１．＞＼）＄ １
図 矛 ｌ 菌 茅 ２ 口 ↓ ↓ ↓ ↓ ↓ ↓ ↓ ＄３ＵｇＪ
Claims (1)
- 一導電型半導体基板上の所定領域にゲート絶縁膜、ゲー
ト電極膜、低融点被膜及びフォトレジストを順次積層形
成する工程と、前記基板全面に化学気相成長法により第
１の被膜を形成する工程と、前記所定領域に隣接する近
傍の前記基板上並びに前記ゲート電極膜及び前記低融点
被膜の端部側面上の前記第１の被膜をエッチング除去す
る工程と、前記フォトレジストを除去すると共に前記フ
ォトレジストの上面部及び側面部の前記第１の被膜を除
去する工程と、前記基板上の第１の被膜及び前記低融点
被膜をマスクとしてイオン注入法により前記基板に逆導
電型の低濃度イオン注入領域を形成する工程と、前記基
板上の第１の被膜をエッチング除去する工程と、前記低
融点被膜を熱処理して前記ゲート電極膜の端部側面より
も外方に所定量だけ前記低融点被膜を突き出させる工程
と、前記低融点被膜をマスクとしてイオン注入法により
前記基板に逆導電型の高濃度イオン注入領域を形成する
工程をふくむことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23145386A JPS6384159A (ja) | 1986-09-29 | 1986-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23145386A JPS6384159A (ja) | 1986-09-29 | 1986-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6384159A true JPS6384159A (ja) | 1988-04-14 |
Family
ID=16923752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23145386A Pending JPS6384159A (ja) | 1986-09-29 | 1986-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6384159A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06209105A (ja) * | 1992-11-13 | 1994-07-26 | American Teleph & Telegr Co <Att> | 半導体集積回路の製造方法 |
-
1986
- 1986-09-29 JP JP23145386A patent/JPS6384159A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06209105A (ja) * | 1992-11-13 | 1994-07-26 | American Teleph & Telegr Co <Att> | 半導体集積回路の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4750971A (en) | Method of manufacturing a semiconductor device | |
| JPH01101662A (ja) | Ｃｍｏｓ集積回路デバイスの製造方法 | |
| US6020231A (en) | Method for forming LDD CMOS | |
| JPS6384159A (ja) | 半導体装置の製造方法 | |
| JP2504573B2 (ja) | 半導体装置及びその製造方法 | |
| JPS62173763A (ja) | 半導体装置の製造方法 | |
| JPH0298142A (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JPH039529A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH02133929A (ja) | 半導体装置およびその製造方法 | |
| JPH02265248A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPS61150375A (ja) | 半導体装置の製造方法 | |
| JPH023270A (ja) | Ｈｃｔ半導体装置の製造方法 | |
| JPH04162519A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| KR0178994B1 (ko) | 접합격리영역 형성방법 | |
| JPH02112262A (ja) | 半導体装置の製造方法 | |
| JPH0349236A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH01117066A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH1098111A (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| JPH03104125A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH03145137A (ja) | 半導体装置の製造方法 | |
| JPH01217961A (ja) | 半導体装置の製造方法 | |
| JPH02305444A (ja) | 半導体装置の製造方法 | |
| JPH04148567A (ja) | 半導体装置の製造方法 | |
| JPS61154078A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH0399434A (ja) | 半導体装置の製造方法 |