JPH02305444A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02305444A JPH02305444A JP12740389A JP12740389A JPH02305444A JP H02305444 A JPH02305444 A JP H02305444A JP 12740389 A JP12740389 A JP 12740389A JP 12740389 A JP12740389 A JP 12740389A JP H02305444 A JPH02305444 A JP H02305444A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- substrate
- film
- punch
- material film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 150000002500 ions Chemical class 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000007772 electrode material Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 abstract description 7
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 239000005360 phosphosilicate glass Substances 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- -1 phosphorus ions Chemical class 0.000 description 5
- 101000617727 Homo sapiens Pregnancy-specific beta-1-glycoprotein 4 Proteins 0.000 description 4
- 102100022021 Pregnancy-specific beta-1-glycoprotein 4 Human genes 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 244000007853 Sarothamnus scoparius Species 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000007888 film coating Substances 0.000 description 1
- 238000009501 film coating Methods 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体集積回路（ＩＣ）に形成するＭＯ３型
電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法に関
し、 動作速度を下げずに、パンチスルー耐圧を増すことを目
的とし、 一導電型を有する半導体基板１上にゲート絶縁膜とゲー
ト電極材料膜３とを順次形成する工程と、該ゲート電極
材ｆ４膜３をパターニングしてゲート電極３ａを形成す
る工程と、 該ゲート電極３ａと該ゲート絶縁膜との段差部で薄くな
るマスク材料膜４を該基板１の上に形成する工程と、 該マスク材料膜４の上から、該基板１と同一導電型の不
純物イオンを注入し、該マスク材料膜４の薄い部分から
該ゲート電極３ａの端部の直下部に該不純物イオンを導
入してパンチスルーストッパ領域６を形成する工程と、 該マスク材料膜４を除去する工程と、 該ゲート電極３ａをマスクとして該基板１と反対導電型
の不純物イオンをイオン注入し、前記パンチスルースト
ッパ領域６に接する反対導電型のソース・ドレイン領域
（８，７）を形成する工程とにより製造する。
電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法に関
し、 動作速度を下げずに、パンチスルー耐圧を増すことを目
的とし、 一導電型を有する半導体基板１上にゲート絶縁膜とゲー
ト電極材料膜３とを順次形成する工程と、該ゲート電極
材ｆ４膜３をパターニングしてゲート電極３ａを形成す
る工程と、 該ゲート電極３ａと該ゲート絶縁膜との段差部で薄くな
るマスク材料膜４を該基板１の上に形成する工程と、 該マスク材料膜４の上から、該基板１と同一導電型の不
純物イオンを注入し、該マスク材料膜４の薄い部分から
該ゲート電極３ａの端部の直下部に該不純物イオンを導
入してパンチスルーストッパ領域６を形成する工程と、 該マスク材料膜４を除去する工程と、 該ゲート電極３ａをマスクとして該基板１と反対導電型
の不純物イオンをイオン注入し、前記パンチスルースト
ッパ領域６に接する反対導電型のソース・ドレイン領域
（８，７）を形成する工程とにより製造する。
本発明は、半導体集積回路（ｒｃ）に形成するＭＯ３型
電界効果トランジスタ（ＭＯＳ Ｆ ＥＴ）の製造方法
に関する。
電界効果トランジスタ（ＭＯＳ Ｆ ＥＴ）の製造方法
に関する。
近年、ＩＣの素子の微細化が進み、中でもＭＯＳＦＥＴ
はゲート長が１μｍを切るまでになっている。
はゲート長が１μｍを切るまでになっている。
この様に微細化され、チャネルの短くなったＭＯＳＦＥ
Ｔでは、ソース・ドレイン間が非常に短くなるため、ソ
ースとドレインの空乏層がつながりやすくなり、ソース
・ドレイン間のパンチスルー耐圧が非常に小さいものと
なる。パンチスルー耐圧が低いと、電源電圧を下げねば
ならなくなって誤動作を招きやすくなり、デバイスの動
作が不安定になってしまう。
Ｔでは、ソース・ドレイン間が非常に短くなるため、ソ
ースとドレインの空乏層がつながりやすくなり、ソース
・ドレイン間のパンチスルー耐圧が非常に小さいものと
なる。パンチスルー耐圧が低いと、電源電圧を下げねば
ならなくなって誤動作を招きやすくなり、デバイスの動
作が不安定になってしまう。
第３図を用いて、従来のパンチスルーを抑制する方法を
説明する。
説明する。
第３図のように、ｎ型の基板２１上にフィールド酸化膜
２２．ゲート酸化膜２４．ゲート電極２５を形成した後
、ゲート電極２５とフィールド酸化膜２２とをマスクに
して、ボロン（Ｂ）をイオン注入し、ｐ型ソース領域２
６とｐ型ドレイン領域２３とを形成する。その後、同じ
マスクでリン（Ｐ）をソース・ドレイン領域２６．２３
の拡散層の底面付近にイオン注入し、ｎ９型のパンチス
ルーストッパ領域２７を形成する。
２２．ゲート酸化膜２４．ゲート電極２５を形成した後
、ゲート電極２５とフィールド酸化膜２２とをマスクに
して、ボロン（Ｂ）をイオン注入し、ｐ型ソース領域２
６とｐ型ドレイン領域２３とを形成する。その後、同じ
マスクでリン（Ｐ）をソース・ドレイン領域２６．２３
の拡散層の底面付近にイオン注入し、ｎ９型のパンチス
ルーストッパ領域２７を形成する。
パンチスルーストッパ領域ｌ域２７ ハ、イオン注入の
際にゲート電極２５端部の直下部にも拡散され、また結
晶性を回復する時のアニールの際にも拡散する。
際にゲート電極２５端部の直下部にも拡散され、また結
晶性を回復する時のアニールの際にも拡散する。
このように、ソース・ドレイン領域の拡散層の底面に、
パンチスルーストッパ領域２７を形成すれば、ゲート電
′極２５の直下部のｎ＋領領域、基板２１と同じ電位を
保とうとするので、空乏層が伸びるのを抑えることがで
き、パンチスルー耐圧を上げることができる。
パンチスルーストッパ領域２７を形成すれば、ゲート電
′極２５の直下部のｎ＋領領域、基板２１と同じ電位を
保とうとするので、空乏層が伸びるのを抑えることがで
き、パンチスルー耐圧を上げることができる。
第３図のように、パンチスルーストツバ領域２７は、ソ
ース・ドレイン領域２６．２３の拡散層の底面全てに形
成されるので、ソース−基板間。
ース・ドレイン領域２６．２３の拡散層の底面全てに形
成されるので、ソース−基板間。
ドレイン−基板間の接合容量が増して、動作速度が下が
ってしまうといった問題が生じていた。
ってしまうといった問題が生じていた。
しかしながら、従来ソース・ドレイン領域の拡散層の底
面全てに形成していたパンチスルーストッパ領域は、そ
の全ての部分が必要だったわけではなく、ゲート電極の
端部の直下部に形成されていれば、空乏層の伸びを抑え
ることはできる。
面全てに形成していたパンチスルーストッパ領域は、そ
の全ての部分が必要だったわけではなく、ゲート電極の
端部の直下部に形成されていれば、空乏層の伸びを抑え
ることはできる。
そこで本発明は、動作速度を下げずに、パンチスルー耐
圧を増すことを目的とする。
圧を増すことを目的とする。
上記目的を達成するために、本発明の半導体装置の製造
方法は、 一導電型を有する半導体基板１上にゲート絶縁膜とゲー
ト電極材料膜３とを順次形成する工程と、該ゲート電極
材料膜３をパターニングしてゲート電極３ａを形成する
°工程と、 該ゲート電極３ａと該ゲート絶縁膜との段差部で薄くな
するマスク材料膜４を該基板ｌの上に形成する工程と、 該マスク材料膜４の上から、該基板１と同一導電型の不
純物イオンを注入し、該マスク材料膜４の薄い部分から
該ゲート電極３ａの端部の直下部に該不純物イオンを導
入してパンチスルーストッパ領域６を形成する工程と、 該マスク材料膜４を除去する工程と、 該ゲート電極３ａをマスクとして該基板ｌと反対導電型
の不純物イオンをイオン注入し、前記パンチスルースト
ッパ領域６に接する反対導電型のソース・ドレイン領域
（８，７）を形成する工程とを有する。
方法は、 一導電型を有する半導体基板１上にゲート絶縁膜とゲー
ト電極材料膜３とを順次形成する工程と、該ゲート電極
材料膜３をパターニングしてゲート電極３ａを形成する
°工程と、 該ゲート電極３ａと該ゲート絶縁膜との段差部で薄くな
するマスク材料膜４を該基板ｌの上に形成する工程と、 該マスク材料膜４の上から、該基板１と同一導電型の不
純物イオンを注入し、該マスク材料膜４の薄い部分から
該ゲート電極３ａの端部の直下部に該不純物イオンを導
入してパンチスルーストッパ領域６を形成する工程と、 該マスク材料膜４を除去する工程と、 該ゲート電極３ａをマスクとして該基板ｌと反対導電型
の不純物イオンをイオン注入し、前記パンチスルースト
ッパ領域６に接する反対導電型のソース・ドレイン領域
（８，７）を形成する工程とを有する。
本発明では、ゲート電極３ａとゲート絶縁膜との段差部
のマスク材料膜を平坦部のマスク材料膜に比べて薄く形
成し、他の厚い平坦部のマスク材料膜をマスクとしてイ
オン注入するので、ゲート電極３ａ端部の直下部のみに
不純物イオンを導入できる。
のマスク材料膜を平坦部のマスク材料膜に比べて薄く形
成し、他の厚い平坦部のマスク材料膜をマスクとしてイ
オン注入するので、ゲート電極３ａ端部の直下部のみに
不純物イオンを導入できる。
従って、ソース・ドレインの拡散層の底面全てに不純物
イオンを導入してるわけではないので、ソース−基板間
、ドレイン−基板間の接合容量が増して動作速度を下げ
ることなく、パンチスルー耐圧を上げることができる。
イオンを導入してるわけではないので、ソース−基板間
、ドレイン−基板間の接合容量が増して動作速度を下げ
ることなく、パンチスルー耐圧を上げることができる。
第１図（ａ）〜（ｆ）を用いて、本発明の一実施例を説
明する。
明する。
まず、第１図（ａ）のように、濃度： ｌＸｌ０” ／
ｃｆｆｌのｎ型シリコン基板１の上に、選択酸化法で
素子を分離するフィールド酸化膜２とゲート酸化膜２ａ
を形成し、その後、ＣＶＤ法により全面にポリシリコン
３を形成する。
ｃｆｆｌのｎ型シリコン基板１の上に、選択酸化法で
素子を分離するフィールド酸化膜２とゲート酸化膜２ａ
を形成し、その後、ＣＶＤ法により全面にポリシリコン
３を形成する。
次に、第１図（ｂ）のように、通常のリソグラフィー技
術を用いて、ポリシリコン３をパターニングし、ゲート
電極３ａを形成する。
術を用いて、ポリシリコン３をパターニングし、ゲート
電極３ａを形成する。
次に、第１図（ｃ）のように、基板ｌ上の全面 ・にＣ
ＶＤ法によってＰＳＧ （リン珪酸ガラス）４を図示し
たように平坦部Ａでの厚さが０．３μｍになるように形
成する。このＣＶＤの条件を、圧力は常圧、温度は４０
０°Ｃ１反応ガスの流量比は５ｉｌｌ。
ＶＤ法によってＰＳＧ （リン珪酸ガラス）４を図示し
たように平坦部Ａでの厚さが０．３μｍになるように形
成する。このＣＶＤの条件を、圧力は常圧、温度は４０
０°Ｃ１反応ガスの流量比は５ｉｌｌ。
（シラン）：ＰＨ５（ホスフィン）＝４：３にすると、
ＰＳＧ４のステップカバレッジが悪くなる。
ＰＳＧ４のステップカバレッジが悪くなる。
そして、図中Ｂで示すように、ゲート電極３ａと基板面
との段差部で、平坦部Ａに比べて膜厚が薄く、０．１８
μｍ程度となる。
との段差部で、平坦部Ａに比べて膜厚が薄く、０．１８
μｍ程度となる。
次に、第１図（ｄ）のように、ＰＳＧ４を介してリンイ
オンを加速エネルギー：１８０にｅＶ 、 ドーズＩ
： Ｉ Ｘ １０ ”／ｃ−でイオン注入して、パン
チスルーストッパ領域６のｎ°領領域形成する。リンイ
オンはＰＳＧ４の薄い部分から基板１に導入され、パン
チスルーストッパ領域が、ゲート電極３ａの端部の直下
部に形成される。この時、リンイオンがＰＳＧ４の薄く
なった部分から基板１に導入されやすいように、リンイ
オンを基板ｌの垂線に対して約３０度の斜め方向から注
入する。こうすることで、ＰＳＧ４のステップカバレッ
ジの悪くなった薄い部分を逆に利用して、ゲート電極３
ａの端部の直下部にのみリンイオンを導入し、高濃度の
ｎ型パンチスルーストッパ領域６を形成する。
オンを加速エネルギー：１８０にｅＶ 、 ドーズＩ
： Ｉ Ｘ １０ ”／ｃ−でイオン注入して、パン
チスルーストッパ領域６のｎ°領領域形成する。リンイ
オンはＰＳＧ４の薄い部分から基板１に導入され、パン
チスルーストッパ領域が、ゲート電極３ａの端部の直下
部に形成される。この時、リンイオンがＰＳＧ４の薄く
なった部分から基板１に導入されやすいように、リンイ
オンを基板ｌの垂線に対して約３０度の斜め方向から注
入する。こうすることで、ＰＳＧ４のステップカバレッ
ジの悪くなった薄い部分を逆に利用して、ゲート電極３
ａの端部の直下部にのみリンイオンを導入し、高濃度の
ｎ型パンチスルーストッパ領域６を形成する。
次に、第１図（ｅ）のように、ＰＳＧ４を２．５％のフ
ン酸溶液でウェットエツチングして除去する。
ン酸溶液でウェットエツチングして除去する。
次に、第１図（ｆ）のように、ゲート電極３ａとフィー
ルド酸化膜２とをマスクにして、ボロンを加速エネルギ
ー６０ＫｅＶ、 ドーズ量＝２×１０１ｓ／ｃｄで、
基板１に対して垂直にイオン注入して、ｐ型のドレイン
領域７とソース領域８とを形成する。
ルド酸化膜２とをマスクにして、ボロンを加速エネルギ
ー６０ＫｅＶ、 ドーズ量＝２×１０１ｓ／ｃｄで、
基板１に対して垂直にイオン注入して、ｐ型のドレイン
領域７とソース領域８とを形成する。
次に、イオン注入によって損なわれた結晶性を回復する
ために、アニールを行う。
ために、アニールを行う。
この後、図示しないが、全面にＰＳＧ膜を形成した後、
これにコンタクトホールを開けて、ソース・ドレインの
電極配線を形成する。
これにコンタクトホールを開けて、ソース・ドレインの
電極配線を形成する。
このように、ゲート電極の端部の直下部のみに、パンチ
スルーストッパ領域６を形成すれば、ソース・ドレイン
拡散層の底面の接合容量が増えることはなく、動作速度
が下がるようなことはない。
スルーストッパ領域６を形成すれば、ソース・ドレイン
拡散層の底面の接合容量が増えることはなく、動作速度
が下がるようなことはない。
また、パンチスルーストッパ領域６をイオン注入で形成
するための拡散マスクは、ある条件（常圧）の下で成長
したＰＳＧ膜のステップカバレッジが悪くなる点を利用
しているので、パンチスルーストッパ領域６は、ゲート
電極３ａに対してセルファライン的に確実にかつ容易に
、ゲート電極の端部の直下部のみに形成できる。
するための拡散マスクは、ある条件（常圧）の下で成長
したＰＳＧ膜のステップカバレッジが悪くなる点を利用
しているので、パンチスルーストッパ領域６は、ゲート
電極３ａに対してセルファライン的に確実にかつ容易に
、ゲート電極の端部の直下部のみに形成できる。
続いて、第２図（ａ）、（ｂ）を用いて本発明の別の実
施例を説明する。
施例を説明する。
前記第１図（ｂ）に示した構造までは同様に形成した後
、ＰＳＣ；４を前記と少し異なる条件のＣＶＤ法１例え
ば圧力を１〜１００ ｔｏｒｒの減圧下、好ましくは１
０ ｔｏｒｒにして形成し、第２図（ａ）のようにする
。この場合、図のようにＰＳＣ４に薄い部分ができなく
ても、段差の部分に基板１の面とゲート電極３ａの側面
とからの成長面がぶつかった不連続面５ができている。
、ＰＳＣ；４を前記と少し異なる条件のＣＶＤ法１例え
ば圧力を１〜１００ ｔｏｒｒの減圧下、好ましくは１
０ ｔｏｒｒにして形成し、第２図（ａ）のようにする
。この場合、図のようにＰＳＣ４に薄い部分ができなく
ても、段差の部分に基板１の面とゲート電極３ａの側面
とからの成長面がぶつかった不連続面５ができている。
そして、これを５％のフッ化水素溶液に１０秒程度浸す
と、不連続面５に沿ったＰＳＧが非常に速くエツチング
され、第２図（ｂ）のように、第１図（Ｃ）と同様な構
造のＰＳＣ４を得ることができる。この後の工程は前記
のものと同じである。
と、不連続面５に沿ったＰＳＧが非常に速くエツチング
され、第２図（ｂ）のように、第１図（Ｃ）と同様な構
造のＰＳＣ４を得ることができる。この後の工程は前記
のものと同じである。
このように、ＣＶＤ条件を少し変えてやると、ＰＳＣ膜
の被覆の状態も少しずつ違ってくる。ここで、第１図（
Ｃ）に示したようなＰＳＣ４を形成する時の圧力と被覆
率との関係を第４図のグラフに示す、被覆率とは、平坦
部のＰＳＧの膜厚に対する最も薄い部分のＰＳＧの膜厚
の比である。
の被覆の状態も少しずつ違ってくる。ここで、第１図（
Ｃ）に示したようなＰＳＣ４を形成する時の圧力と被覆
率との関係を第４図のグラフに示す、被覆率とは、平坦
部のＰＳＧの膜厚に対する最も薄い部分のＰＳＧの膜厚
の比である。
温度等信のファクターは、前記第１図（Ｃ）を形成した
時のものと同じである。グラフに示したように、圧力を
上げるにつれて被覆率は低くなり、ＰＳＣ４にステップ
カバレッジの悪い薄い部分ができてくる。なお、圧力の
他にも温度を変化させても同様に被覆率の変化がみられ
る。
時のものと同じである。グラフに示したように、圧力を
上げるにつれて被覆率は低くなり、ＰＳＣ４にステップ
カバレッジの悪い薄い部分ができてくる。なお、圧力の
他にも温度を変化させても同様に被覆率の変化がみられ
る。
このように、少し条件を変えるだけで、容易に被覆率を
変えられ、また不連続面をウェットエツチングすること
で、制御性良く基板１とゲート電極３ａとの段差部の薄
いＰＳＣ４を得られるので、ＰＳＣ４の薄い部分の膜厚
に依存するイオン注入の深さも容易に調整することがで
きる。
変えられ、また不連続面をウェットエツチングすること
で、制御性良く基板１とゲート電極３ａとの段差部の薄
いＰＳＣ４を得られるので、ＰＳＣ４の薄い部分の膜厚
に依存するイオン注入の深さも容易に調整することがで
きる。
以上説明したように本発明によれば、ゲート電極の端部
に直下部にのみ、不純物イオンを選択的に導入できるの
で、ソース−基板間、ドレイン−基板間の接合容量を増
すことなく、パンチスルーストッパ領域を形成すること
ができる。
に直下部にのみ、不純物イオンを選択的に導入できるの
で、ソース−基板間、ドレイン−基板間の接合容量を増
すことなく、パンチスルーストッパ領域を形成すること
ができる。
また、選択的にイオン注入するためのマスクの形成方法
は、マスクとなるＰＳＧをステップカバレッジの悪くな
る条件で形成するだけなので、容易にマスクが形成でき
、かつ確実に所望の場所にイオン注入できる。
は、マスクとなるＰＳＧをステップカバレッジの悪くな
る条件で形成するだけなので、容易にマスクが形成でき
、かつ確実に所望の場所にイオン注入できる。
従って本発明は、ＭＯＳＦＥＴの動作の確実性を向上さ
せるのに寄与するところが大きい。
せるのに寄与するところが大きい。
第１図（ａ）〜（ｆ）は、本発明の一実施例を説明する
ための工程断面図であり、 第２図（ａ）、（ｂ）は、本発明の別の一実施例を説明
するための工程断面図であり、 第３図は、従来の技術を説明する断面図であり、第４図
は、圧力と被覆率との関係を示すグラフである。 ｌ・・・基板 ２・・・フィールド酸化膜３・
・・ポリシリコン ３ａ・・・ゲート電極４・・・ＰＳ
Ｇ ５・・・不連続面６・・・パンチスルース
トッパ領域 ７・・・ドレイン領域 ８・・・ソース領域箒 １ 目
はり７） ＋！１Ｉ２１Ｉ（ぞの２） ）ｙ ＨＦ５ｙ；阜創で 本発明のゾ１の尖亮イダ１と説明する間第 ２ 図 従来の技ｔｒと説明する園 も ３ 図
ための工程断面図であり、 第２図（ａ）、（ｂ）は、本発明の別の一実施例を説明
するための工程断面図であり、 第３図は、従来の技術を説明する断面図であり、第４図
は、圧力と被覆率との関係を示すグラフである。 ｌ・・・基板 ２・・・フィールド酸化膜３・
・・ポリシリコン ３ａ・・・ゲート電極４・・・ＰＳ
Ｇ ５・・・不連続面６・・・パンチスルース
トッパ領域 ７・・・ドレイン領域 ８・・・ソース領域箒 １ 目
はり７） ＋！１Ｉ２１Ｉ（ぞの２） ）ｙ ＨＦ５ｙ；阜創で 本発明のゾ１の尖亮イダ１と説明する間第 ２ 図 従来の技ｔｒと説明する園 も ３ 図
Claims (1)
- 【特許請求の範囲】 一導電型を有する半導体基板（１）上にゲート絶縁膜と
ゲート電極材料膜（３）とを順次形成する工程と、 該ゲート電極材料膜（３）をパターニングしてゲート電
極（３ａ）を形成する工程と、 該ゲート電極（３ａ）と該ゲート絶縁膜との段差部で薄
くなるマスク材料膜（４）を該基板（１）の上に形成す
る工程と、 該マスク材料膜（４）の上から、該基板（１）と同一導
電型の不純物イオンを注入し、該マスク材料膜（４）の
薄い部分から該ゲート電極（３ａ）の端部の直下部に該
不純物イオンを導入してパンチスルーストッパ領域（６
）を形成する工程と、該マスク材料膜（４）を除去する
工程と、 該ゲート電極（３ａ）をマスクとして該基板（１）と反
対導電型の不純物イオンをイオン注入し、前記パンチス
ルーストッパ領域（６）に接する反対導電型のソース・
ドレイン領域（８、７）を形成する工程とを有すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12740389A JPH02305444A (ja) | 1989-05-19 | 1989-05-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12740389A JPH02305444A (ja) | 1989-05-19 | 1989-05-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02305444A true JPH02305444A (ja) | 1990-12-19 |
Family
ID=14959127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12740389A Pending JPH02305444A (ja) | 1989-05-19 | 1989-05-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02305444A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5320974A (en) * | 1991-07-25 | 1994-06-14 | Matsushita Electric Industrial Co., Ltd. | Method for making semiconductor transistor device by implanting punch through stoppers |
| EP0756317A2 (en) * | 1995-07-28 | 1997-01-29 | Nec Corporation | MOS field effect transistor with improved pocket regions and method for fabricating the same |
-
1989
- 1989-05-19 JP JP12740389A patent/JPH02305444A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5320974A (en) * | 1991-07-25 | 1994-06-14 | Matsushita Electric Industrial Co., Ltd. | Method for making semiconductor transistor device by implanting punch through stoppers |
| EP0756317A2 (en) * | 1995-07-28 | 1997-01-29 | Nec Corporation | MOS field effect transistor with improved pocket regions and method for fabricating the same |
| EP0756317A3 (en) * | 1995-07-28 | 1998-01-14 | Nec Corporation | MOS field effect transistor with improved pocket regions and method for fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3029653B2 (ja) | 半導体装置の製造方法 | |
| JP2929419B2 (ja) | 半導体素子の製造方法 | |
| JPS63257231A (ja) | 半導体装置の製造方法 | |
| JPH02305444A (ja) | 半導体装置の製造方法 | |
| JP3166911B2 (ja) | 半導体装置の製造方法 | |
| JPH05243264A (ja) | トランジスタの製造方法 | |
| KR0170436B1 (ko) | 모스트랜지스터 제조방법 | |
| JP2968548B2 (ja) | 半導体装置及びその製造方法 | |
| JP2854019B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP2589065B2 (ja) | 半導体集積装置の製造方法 | |
| JPH0521454A (ja) | 半導体装置の製造方法 | |
| JPS60200572A (ja) | 半導体装置の製造方法 | |
| JPH0982949A (ja) | 半導体装置及びその製造方法 | |
| JPH03297147A (ja) | 半導体装置の製造方法 | |
| JP2705583B2 (ja) | 半導体装置の製造方法 | |
| JPH1131814A (ja) | 半導体装置の製造方法 | |
| JPS6316672A (ja) | 半導体素子の製造方法 | |
| KR940007663B1 (ko) | 모스 트랜지스터의 제조방법 | |
| JPH02265250A (ja) | 半導体装置の製造方法 | |
| JPS60134472A (ja) | 半導体装置製造方法 | |
| JPH02218164A (ja) | Ｍｉｓ型電界効果トランジスタ | |
| JPS5961180A (ja) | 半導体装置の製造方法 | |
| JPH0527995B2 (ja) | ||
| JPS62250673A (ja) | 半導体装置の製造方法 | |
| JPS63150968A (ja) | Ｍｏｓ型半導体装置の製造方法 |