JPH03297147A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 ・概要 ・産業上の利用分野 ・従来の技術（第３図、第４図） ・課題を解決するための手段 ・作用 ・実施例 ■第１及び第３の発明の実施例（第１図）■第２及び第
３の発明の実施例（第２図）・発明の効果 〔概要〕 半導体装置の製造方法に関し、更に詳しく言えば、Ｌ　
Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　
）構造を有する半導体装置の製造方法に関し、 低濃度ドレイン拡散層の不純物濃度を精度良く制御する
ことが可能な半導体装置の製造方法を提供することを目
的とし、 一導電型の半導体基板上に絶縁膜、導電膜、ブロッキン
グ膜を順次形成する工程と、前記ブロッキング膜上に耐
エツチング性膜を選択的に形成する工程と、前記耐エツ
チング性膜をマスクとして前記ブロッキング膜　Ｈｔ膜
を選択的に除去する工程と、前記耐エツチング性膜、ブ
ロッキング膜厚１！Ｘ膜をマスクとして前記半導体基板
に反対導電型の不純物を導入し、第１の不純物層を形成
する工程と、前記耐エツチング性膜及び導電膜をマスク
としてブロッキング膜をサイドエツチングし、前記耐エ
ツチング性膜及び導電膜の内側に残存する工程と、前記
耐エツチング性膜を除去する工程と、前記ブロッキング
膜をマスクとして反対導電型の不純物を前記半導体基板
に導入し、第２の不純物層を形成する工程とを含み構成
する。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法に関し、更に詳しく言
えば、Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄ
ｒａｉｎ　）構造を有する半導体装１の製造方法に関す
る。

〔従来の技術〕

第３図は、第１の従来例のＬＤＤ構造を有する絶縁ゲー
ト型電界効果トランジスタ（ＭＩＳＴ：Ｍｅｔａｌ−Ｉ
ｎｓｕｌａｔｏｒ−３ａｍｉｃｏｎｄｕｃｔｏｒ　Ｔｒ
ａｎｓｉｓｔｏｒ）を説明する断面図である。

同図において、１はＳｉ基板、２はゲート酸化膜、３は
ゲート酸化膜２上のゲート電極、４ａ、４ｂはゲート電
極３をマスクとして形成された低濃度ソース・ドレイン
（Ｓ／Ｄ）拡散層、５はゲート電極３を被覆するＳｉＯ
□膜で、これをマスクとして高濃度Ｓ／Ｄ拡散層６ａ、
６ｂが形成されている。

これにより、各Ｓ／Ｄ拡散層４ａ／６ａ、４ｂ／６ｂは
ＬＤＤ構造となる。

しかし、第３図に示すように、低濃度Ｓ／Ｄ拡散層４ａ
、４ｂの上部には５ｉＯｔＩｌ１５のみが存在している
ため、動作中にホットキャリアが捕獲されて固定電荷が
生じる。この固定電荷により低濃度Ｓ／Ｄ拡散層４ａ、
４ｂの表面が空乏化又は反転し、闇値電圧が変動したり
、動作中の電気抵抗が大きくなったりするという問題が
ある。

第４図（ａ）〜（ｆ　）は、かかる問題を解決するため
の第２の従来例の半導体装置の製造方法を示す断面図で
ある。

まず、同図（ａ）に示すように、Ｓｉ基板７上にＳｉＯ
□膜８と膜厚約２５００人のポリシリコン膜９とを順次
形成する。

次に、ゲート部を形成すべき領域にレジスト層重５を選
択的に形成した後、このレジスト欣１５をマスクとして
ポリシリコン膜９をコントロールエツチングし、膜厚が
約５００Å以下になるまでエツチングする。その結果、
レジストＷａ１５の下部で初期の膜厚のままの厚いポリ
シリコンｌ１１９ａが、この部分以外で薄いポリシリコ
ン膜９ｂが残存する（同図（ｂ））。

続いて、低濃度Ｓ／Ｄ拡散層を形成するため、膜厚の厚
いポリシリコンＷｐ！９ａをマスクとし、膜厚の薄いポ
リシリコン膜９ｂを介してイオン注入法により導電型不
純物を導入し、イオン注入層１０ａ　　１０ｂを形成す
る（同図（ｃ））。

次に、残存するレジスト膜１５を除去した後、膜厚の厚
いポリシリコン膜９ａの側壁にサイドウオール１２を形
成する。次いで、加熱処理を行い、イオン注入層１０ａ
、Ｊｏｂの導電型不純物をＳｉ基板７により深く拡散し
て低濃度Ｓ／Ｄ拡散層１１ａ。

１１ｂを形成するとともに、ポリシリコン膜９ａ及びサ
イドウオール１２をマスクとして薄く膜厚のポリシリコ
ン膜９ｂを選択的に除去すると、逆Ｔ字形のゲート電極
９Ｃが形成される（同図（ｄ））。

続いて、ゲート電極９Ｃとサイドウオール１２をマスク
として高濃度の導電型不純物をＳｉ基板７に導入し、イ
オン注入層１３ａ、１３ｂを形成する（同図（ｅ））。

次に、加熱処理を行い、イオン注入層１３ａ、１３ｂの
導電型不純物をＳｉ基板７により深く拡散して高濃度の
Ｓ／Ｄ拡散層１４ａ、１４ｂを形成する。その後、ゲー
ト電極９ＣをＳｉＯ□Ｍ１６で被覆すると、ＭＩＳＴが
完成する（同図（ｆ））。

このようにして作成されたＭＩＳＴは低濃度Ｓ／Ｄ拡散
層１１ａ、１１ｂの上部にはゲート電極９Ｃがあるので
、ホットキャリアはゲート絶縁膜を通過してゲート電極
９Ｃに注入される確率が増える。

そして、このように注入されたホットキャリアはゲート
電極９Ｃ中を移動しうるため固定電荷として残存しない
ので、Ｓｉ基板７表面にはほとんど影響を与えない。こ
れにより、特性の安定化を図ることができる。

〔発明が解決しようとする課題〕

ところで、第４図（ｂ）に示すように、ポリシリコン膜
９のコントロールエツチングの際、再現性よく所定の膜
厚のポリシリコン膜９ｂを残存させることは非常に難し
く通常エツチング処理ごとにバラツいてしまう。

従って、この薄い膜厚のポリシリコン膜９ｂを介して行
う低濃度Ｓ／Ｄ拡散層１１ａ、ｌｌｂ形成のためのイオ
ン注入の不純物濃度に大きいバラツキを生してしまう。

このため、低濃度Ｓ／Ｄ拡散層１１ａ、１１ｂの電界緩
和のための電圧が変動し、極端な場合はこの部分の電気
抵抗が大きくなるという問題がある。

本発明は、かかる従来の問題点に鑑みてなされたもので
、低濃度Ｓ／Ｄ拡散層の不純物濃度を精度良く制御する
ことが可能な半導体装置の製造方法を提供することを目
的とする。

ＣＲＲを解決するための手段〕 上記課題は、第１に、一導電型の半導体基板上に絶縁膜
、導電膜、ブロッキング膜を順次形成する工程と、前記
ブロッキング膜上に耐エツチング性膜を選択的に形成す
る工程と、前記耐エツチング性膜をマスクとして前記ブ
ロッキング膜、導電膜を選択的に除去する工程と、前記
耐エツチング性膜、ブロッキング膜、導電膜をマスクと
して前記半導体基板に反対ｓＴＬ型の不純物を導入し、
第１の不純物層を形成する工程と、前記耐エツチング性
膜及び導電膜をマスクとしてブロッキング膜をサイドエ
ツチングし、前記耐エツチング性膜及び導ｔＭの内側に
残存する工程と、前記耐エツチング性膜を除去する工程
と、前記ブロッキング膜をマスクとして反対導電型の不
純物を前記半導体基板に導入し、第２の不純物層を形成
する工程とを有することを特徴とする半導体装置の製造
方法によって解決され、 第２に、一導電型の半導体基板上に絶縁膜、導電膜、ブ
ロッキング膜を順次形成する工程と、前記ブロッキング
膜上に耐エツチング性膜を選択的に形成する工程と、前
記耐エツチング性膜をマスクとして前記ブロッキング膜
を選択的に除去する工程と、前記耐エツチング性膜、ブ
ロッキング膜をマスクとし、前記導１１１Ｍの上から前
記半導体基板に反対導電型の不純物を導入し、第１の不
純物層を形成する工程と、前記耐エツチング性膜及び導
電膜をマスクとしてブロッキング膜をサイドエツチング
し、前記耐エツチング性膜の内側に残存する工程と、前
記耐エツチング性膜を除去する工程と、前記ブロッキン
グ膜をマスクとして反対導電型の不純物を前記半導体基
板に導入し、第２の不純物層を形成する工程とを有する
ことを特徴とする半導体装置の製造方法によって解決さ
れ、第３に、第１又は第２の発明に記載のブロッキング
膜が導電膜又は絶縁膜であることを特徴とする半導体装
置の製造方法によって解決される。

〔作用〕

第１及び第２の発明の半導体装置の製造方法においては
、耐エツチング性膜をマスクとしてブロッキング膜をエ
ツチング・除去した後、この耐エツチング性膜及びブロ
ッキング膜をマスクとして反対導電型不純物を半導体基
板に導入し、第１の不純物層を形成している。更に、導
電膜上のブロッキング膜をサイドエツチングして耐エツ
チング性膜の内側に形成した後、このブロッキング膜を
マスクとして導ｔ＃の上から反対導電型不純物を半導体
基板に導入し、第２の不純物層を形成している。

即ち、第２の不純物層は、従来のようなエツチングによ
らずに独立に形成された導電膜を介して導電型不純物を
導入することにより形成されることになるので、導電膜
の膜厚のバラツキによる第２の不純物層の導電型不純物
濃度のバラツキは小さくなる。これは、導電膜の膜厚の
バラツキは導電膜の形成時のバラツキの程度であり、通
常従来のようなエツチングにより形成される場合と比較
して、膜厚のバラツキが小さくなるためである。

また、第３の発明の半導体装置の製造方法によれば、ブ
ロッキング膜として絶縁膜を用いると、特にドライエツ
チングの場合、下地の導電膜との間の選択性を確保する
ことが容易である。更に、プロ・２キング膜として導電
膜を用いた場合、この導電膜を残存することによりこの
導ｔｌｔｌがゲート電極としても働くため、ゲート電極
の電気抵抗を低減することができる。

〔実施例〕

以下、図面を参照しながら本発明の実施例について説明
する。

■第１及び第３の発明の実施例 第１図（ａ）〜（ｇ）は、第１及び第３の発明の実施例
に係るＬＤＤ構造を有するＭＩＳＴの製造方法を説明す
る断面図である。

まず、同図（ａ）に示すように、ｐ型のＳｉ基板１７上
に膜厚約３００人のＳｉＯ□膜１８を熱酸化により、膜
厚約１０００人のポリシリコン膜（導１Ｍ＞　１９をＣ
ＶＤ法により、更に膜厚約３０００人のタングステン（
Ｗ）Ｍ　（ブロッキングＭｌ）２０をスパンタ法により
順次形成する。

次に、レジスト膜をパターニングしてゲート部を形成す
べき領域にレジス）１２１を選択的に残存させる０次い
で、レジスト［１２１をマスクとしてＳＦ、ガスを用い
たドライエツチング法によりＷ膜２０及びポリシリコン
膜１９を順次エツチングする。これにより、ポリシリコ
ン膜からなるゲート電極１９ａが形成される。続いて、
レジスト膜２１、Ｗ膜２０及びポリシリコン１１１１９
をマスクとして加速電圧７０ｋｅν、ドーズ量Ｉ　ＸＩ
Ｏ”ｃｍ−”の条件でｎ型不純物のヒ素をＳｉ基板１７
に選択的にイオン注入し、イオン注入領域２２ａ、２２
ｂを形成する（同図（ｂ））。

次いで、過酸化水素（ＨｚＯｉ）　／アンモニア（ＮＨ
ｎＯＨ）の混合液によりＷ　Ｍ　２０　ａを選択的にサ
イドエツチングし、レジスト膜２１及びポリシリコン膜
１９ａの内側にＷ＃２０　ｂを形成する（同図（Ｃ））
。

次に、レジストＭ２１を除去した後、Ｗ膜２０ｂをマス
クとし、ポリシリコン膜１９ａの上がら加速電圧１５０
ｋｅＶ、　　ドーズ量Ｉ　ＸＩＯ”ｃｍ−”１７）条件
？　’Ｊ　７をイオン注入し、イオン注入層２３ａ、２
３ｂを形成する（同図（ｄ））。

次いで、加熱処理を行い、イオン注入層２２ａ。

２２ｂ、２３ａ、２３ｂのリン及びヒ素をより深く拡散
し、高濃度Ｓ／Ｄ拡散層２４ａ、２４ｂ及び低濃度Ｓ／
Ｄ拡散層２５ａ、２５ｂを形成する。続いて、ＣＶＤ法
によりＳｉ基板１７上にＳｉＯ□Ｍ２６を形成する（同
図（ｅ））。

次に、ＣＦａ／Ｈｚガスを用いたドライエツチング法に
よりＳｉＯ２膜２６を異方性エツチングし、Ｗ膜２０ｂ
及びポリシリコン膜１９ａの側壁に残存させ、サイドウ
オール２６ａを形成する。続いて、下地の５４０２１１
１１Ｂをエツチング・除去することによりゲート酸化膜
１８ａを形成する（同図（ｆ））。

その後、Ｗ膜２０ｂ、ポリシリコン膜１９ａ及びサイド
ウオール２６ａを５ｉＯｚ膜２７で被覆すると、ＭＩＳ
Ｔが完成する（同図（ｇ））。

以上のように、第１及び第３の発明の実施例においては
、ポリシリコン１１１９ａを作成した後、このポリシリ
コン膜１９ａをマスクとしてヒ素をＳｉ基板に導入し、
高濃度Ｓ／Ｄ拡散層２４ａ、２４ｂとなるイオン注入層
２２ａ、２２ｂを形成している（第１図（ｂ））、更に
、ポリシリコンＭ１９　ａ上のＷ膜２０ｂをポリシリコ
ン膜１９ａの内側に形成した後、このＷ膜２０ｂをマス
クとしてポリシリコンＨ１９ａの上からリンをＳｉ基板
に導入し、低濃度Ｓ／Ｄ拡散層２５ａ、２５ｂを形成し
ている（同図（ｄ））。

即ち、独立に形成されたポリシリコン膜１９ａを介して
リンを導入することにより低濃度Ｓ／Ｄ拡散層２５ａ、
２５ｂが形成されることになるので、ポリシリコン膜１
９ａの膜厚のバラツキによるリン濃度のバラツキは従来
に比較して小さくなる。これは、ポリシリコン膜１９ａ
の膜厚のバラツキはポリシリコン膜１９ａの形成時の膜
厚のバラツキの程度であり、従来のようなエツチングに
より形成される場合と比較してバラツキが小さくなるた
めである。

これにより、低濃度Ｓ／Ｄ拡散層２５ａ、２５ｂの電界
緩和が再現性よく達成され、更にこの部分の電気抵抗の
変動を防止することができる。

また、第３の発明のようにブロッキング膜として導電膜
であるＷ膜を用いているので、上記の実施例のようにこ
のＷ膜を残存することより、このＷ膜がゲート電極とし
ても働き、ゲート電極の電気抵抗を低減することができ
る。

なお、導電膜１９．ブロッキングＭ２０の材質は互いの
エツチングレート比が十分大きいことを条件に選ばれる
べきである。従って、例えば導電膜１９をタングステン
、ブロッキング膜２０をポリシリコンとしてもよい。

■第２及び第３の発明の実施例 第２図（ａ）〜（ｈ）は、第２及び第３の発明の実施例
に係るＬＤＤ構造を有するＭＩＳＴの製造方法を説明す
る断面図である。第１及び第３の発明の実施例と異なる
点は、ブロッキング膜としてＳｉＯ□膜を用いているこ
とである。

まず、同図（ａ）に示すように、ｐ型のＳｉ基板２８上
に膜厚約３００人の５ｉＯｚ膜２９を熱酸化により、膜
厚約１０００人のポリシリコン膜（導電膜）３０をＣＶ
Ｄ法により、更に膜厚約３０００人のＳｉＯ□膜（ブロ
ッキング膜）３１をＣＶＤ法により順次形成する。

次に、ゲート部を形成すべき領域にバターニングにより
レジスト膜３２を選択的に残存させる。

次いで、レジスト膜３２をマスクとしてＣＦ４／Ｈｚガ
スを用いたドライエツチング法によりＳｉＯ□＃３１を
エツチングする。続いて、レジストＩＩ！３２及びＳｉ
Ｏ□膜３１をマスクとしてポリシリコン膜３０の上から
加速電圧１５０ｋｅＶ、　　ドーズ量Ｉ　ＸＩＯ”ｃｍ
−’の条件でｎ型不純物のリンをＳｉ基板２８に選択的
にイオン注入し、イオン注入層（第１の不純物層）３３
ａ、３３ｂを形成する（同図（ｂ））。

次いで、ＩＰ水溶液によりＳｉＯ□膜３１ａを選択的に
サイドエツチングし、レジスト膜３２の内側にＳｔＯ□
膜３１ｂを残存する（同図（Ｃ））。

なお、ＨＦによるエツチングの他、ＣＦ４／Ｈ２による
等方性ドライエツチングでもよい。

次に、レジストｌ１１３２を除去した後、Ｓｉｎ、膜３
１ｂをマスクとし、ポリシリコン膜３０の上から加速電
圧１５０ｋｅＶ、　　ドーズ量Ｉ　ＸＩＯ”ｃｍ−”の
条件でＳｉ基板２８に選択的にリンをイオン注入し、イ
オン注入層（第２の不純物層）３４ａ、３４ｂを形成す
る。

その結果、高濃度のイオン注入層３３ａ、３３ｂの内側
に低濃度のイオン注入層３４ａ、３４ｂが形成される（
同図（ｄ））。

次いで、加熱処理を行い、イオン注入層３３ａ３３ｂ、
３４ａ、３４ｂのリンをより深く拡散し、高濃度Ｓ／Ｄ
拡散層３５ａ、３５ｂ及び低濃度Ｓ／Ｄ拡散層３６ａ、
３６ｂを形成する。これにより、Ｓ／Ｄ拡散層はＬＤＤ
構造となる。続いて、ＣＶＤ法によりＳｉ基板２８上に
ＳｉＯｚＭ　３７を形成する（同図（ｅ））。

次に、ＣＦａ／Ｈｚガスを用いたドライエツチング法に
よりＳｉＯ□膜３７を異方性エツチングし、ＳｉＯ□膜
３１ｂの側壁に残存させ、サイドウオール３７ａを形成
する（同図（ｆ））。

次いで、Ｓｉ島層膜３１ｂびサイドウオール３７ａをマ
スクとしてポリシリコンＷＩ３０をエツチング・除去し
た後、続いてＳｉｎｇ膜２９を選択的にエツチング・除
去すると、ゲート電極３０ａとゲート酸化膜２９ａが形
成される（同図（ｇ））。

その後、ＳｉＯ□膜３８でＳｉＯ□膜３１ｂ、ポリシリ
コン膜３０ａ及びサイドウオール３７ａを被覆すると、
ＭＩＳＴが完成する（同図（ｈ））。

以上のように、第２及び第３の発明の実施例においては
、レジストＷＩ！３２をマスクとしてポリシリコンＭ３
０ａを形成した後、このレジストＩＩ！３２をマスクと
してリンをＳｉ基板２８に導入し、高濃度Ｓ／Ｄ拡散層
３５ａ、３５ｂとなるイオン注入層３３ａ、３３ｂを形
成している（第１図（ｂ））。更に、ポリシリコン膜３
０ａ上のＳｉｎｇ膜３１ｂをレジスト膜３２の内側に形
成した後、この５ｉＯ７ｌｌＩ３１　ｂをマスクとして
ポリシリコン膜３０ａの上からリンをＳｉ基板２８に導
入し、低濃度Ｓ／Ｄ拡散層３６ａ、３６ｂとなるイオン
注入層３４ａ、３４ｂを形成している（同図（ｄ））。

このように、低濃度Ｓ／Ｄ拡散層３６ａ、３６ｂは、従
来のようなエツチングによらずに独立に形成されたポリ
シリコン１１３０ａを介してリンを導入することにより
形成されることになるので、ポリシリコン膜３０ａの膜
厚のバラツキによるリン濃度のバラツキは従来に比較し
て小さくなる。これは、ポリシリコン膜３０ａの膜厚の
バラツキは形成時のバラツキの程炭であり、従来のよう
なエツチングにより形成する場合と比較して膜厚のバラ
ツキが小さくなるためである。

これにより、低減度Ｓ／Ｄ拡散層３６ａ、３６ｂの電界
緩和が再現性よく達成され、更にこの部分の電気抵抗の
変動を防止することができる。

また、第３の発明のようにブロッキング膜として絶縁膜
であるｓｉｏ、１１３１を用いているので、第２図（ｂ
）に示すＳｉＯ□膜３１ａのサイト′エツチングをドラ
イエツチング法により行う場合（第２図（Ｃ））、ポリ
シリコン膜３０とのエッチレートの差を確保することが
でき、ウェットエツチング法と比較して作業性が改善さ
れるという長所がある。

なお、イオン注入層３３ａ、３３ｂは、Ｓｉｎ、膜３１
ｂ、３７ａ、３７ｂをマスクとして形成することも可能
である（第２図（ｇ））。

〔発明の効果〕

以上のように、第１及び第２の発明の半導体装置の製造
方法によれば、ブロッキング膜をマスクとして形成され
た第２の不純物層は、従来のようなエツチングによらず
に独立に形成された導ｔａを介して導電型不純物を導入
することにより形成されることになるので、導電膜の膜
厚のバラツキによる導電型不純物濃度のバラツキを小さ
くすることができる。

これにより、第２の不純物層の電界緩和が再現性よく達
成され、更にこの部分の電気抵抗の変動を防止すること
ができる。

また、第３の発明の半導体装置の製造方法のように、ブ
ロッキング膜として絶縁膜を用いると、特にドライエツ
チングの場合に下地の導電膜との間のエツチングの選択
性を確保することが容品であるので、良好な作業性を維
持することができる。

更に、ブロッキング膜として導ｔ＊を用いた場合、この
導電膜を残存することによりこの導電膜がゲート電極と
しても働くため、ゲート電極の電気抵抗を低減すること
ができる。

【図面の簡単な説明】

第１図は、第１及び第３の発明の実施例の半導体装ｌの
製造方法を説明する断面図、 第２図は、第２及び第３の発明の実施例の半導体装置の
製造方法を説明する断面図、 第３図は、第１の従来例の半導体装１の製造方法を説明
する断面図、 第４図は、第２の従来例の半導体装置の製造方法を説明
する断面図である。 〔符号の説明〕 １．７・・・Ｓｉ基板、 ２．１８ａ、２９ａ・・・ゲート酸化膜、３．９　ｃ、
１９ａ、３０ａ・・・ゲート電極（ポリシリコン膜）、 ４　ａ、　　４　ｂ、　ｌｌａ、　１ｌｂ−・・低濃度
Ｓ／Ｄ拡散層、５　　Ｂ　　１６，２６，２７．３７．
３８・・・ＳｉＯ□膜、６　ａ、　　６　ｂ、　１４ａ
、　１４ｂ・・・高濃度Ｓ／Ｄ拡散層、９．９ａ、９ｂ
・・・ポリシリコン膜、１０ａ、１０ｂ、１３ａ、１３
ｂ・・・イオン注入層、１２・・・サイドウオール、 １５・・・レジスト膜、 １７．２８・・・Ｓｉ基板（半導体基板）、１８．２９
・・・ＳｉＯ□Ｉｌ（絶縁膜）、１９．３０・・・ポリ
シリコン膜（導電膜）、２０゜ ２１゜ ２２ａ。 ３ａ ２４ａ。 ２５ａ。 ２６ａ。 ３１゜ ２０ａ、２０ｂ・・・タングステンＩｔ！（ブロッキン
グＷ１）、 ３２・・・レジスト＃（耐エツチング性膜）、２２ｂ　
　３３ａ　　３３ｂ・・・イオン注入層（第１の不純物
層）、 ２３ｂ、３４ａ、３４ｂ−・・イオン注入層（第２の不
純物層）、 ２４ｂ、３５ａ、３５ｂ・・・高濃度Ｓ／Ｄ拡散層（第
１の不純物層）、 ２５ｂ、　３６ａ、　３６ｂ−・・低濃度Ｓ／Ｄ拡散層
（第２の不純物層）、 ３７ａ・・・サイドウオール、 ３１　ａ　、　３１　ｂ−３ｉＯ□Ｍ（ブロッキング膜
）。

Claims (3)

【特許請求の範囲】
1. （１）一導電型の半導体基板上に絶縁膜、導電膜、ブロ
   ッキング膜を順次形成する工程と、 前記ブロッキング膜上に耐エッチング性膜を選択的に形
   成する工程と、 前記耐エッチング性膜をマスクとして前記ブロッキング
   膜、導電膜を選択的に除去する工程と、前記耐エッチン
   グ性膜、ブロッキング膜、導電膜をマスクとして前記半
   導体基板に反対導電型の不純物を導入し、第１の不純物
   層を形成する工程と、 前記耐エッチング性膜及び導電膜をマスクとしてブロッ
   キング膜をサイドエッチングし、前記耐エッチング性膜
   及び導電膜の内側に残存する工程と、 前記耐エッチング性膜を除去する工程と、 前記ブロッキング膜をマスクとして反対導電型の不純物
   を前記半導体基板に導入し、第２の不純物層を形成する
   工程とを有することを特徴とする半導体装置の製造方法
   。
2. （２）一導電型の半導体基板上に絶縁膜、導電膜、ブロ
   ッキング膜を順次形成する工程と、 前記ブロッキング膜上に耐エッチング性膜を選択的に形
   成する工程と、 前記耐エッチング性膜をマスクとして前記ブロッキング
   膜を選択的に除去する工程と、 前記耐エッチング性膜、ブロッキング膜をマスクとし、
   前記導電膜の上から前記半導体基板に反対導電型の不純
   物を導入し、第１の不純物層を形成する工程と、 前記耐エッチング性膜及び導電膜をマスクとしてブロッ
   キング膜をサイドエッチングし、前記耐エッチング性膜
   の内側に残存する工程と、 前記耐エッチング性膜を除去する工程と、 前記ブロッキング膜をマスクとして反対導電型の不純物
   を前記半導体基板に導入し、第１の不純物層を形成する
   工程とを有することを特徴とする半導体装置の製造方法
   。
3. （３）請求項１または２記載のブロッキング膜が導電膜
   又は絶縁膜であることを特徴とする半導体装置の製造方
   法。