JPH0927620A - 半導体素子の形成方法およびその方法により形成されたｍｉｓｆｅｔ - Google Patents
半導体素子の形成方法およびその方法により形成されたｍｉｓｆｅｔInfo
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- JPH0927620A JPH0927620A JP17699395A JP17699395A JPH0927620A JP H0927620 A JPH0927620 A JP H0927620A JP 17699395 A JP17699395 A JP 17699395A JP 17699395 A JP17699395 A JP 17699395A JP H0927620 A JPH0927620 A JP H0927620A
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- Japan
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- forming
- gate electrode
- polymer
- mask
- layer
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Abstract
(57)【要約】
【目的】 ＳｉＯ2 膜の側壁スペーサを形成することな
くＬＤＤ構造の半導体素子を形成できる技術を提供す
る。 【構成】 所定の半導体領域とゲート絶縁膜とが形成さ
れた半導体基板を用意する第１の工程Ｓ1 と、ゲート絶
縁膜上に電極層を形成する第２の工程Ｓ2 と、この電極
層にレジストを塗布する第３の工程Ｓ3 と、ポリマー形
成用ガスの添加されたエッチングガスでエッチング処理
を施してゲート電極を形成するとともにこのゲート電極
の側面に所定の厚さのサイドポリマーを形成する第４の
工程Ｓ4 と、ゲート電極とサイドポリマーとをマスクに
して高濃度の拡散層を形成する第５の工程Ｓ5 と、サイ
ドポリマーを除去する第６の工程Ｓ6 と、ゲート電極を
マスクにして低濃度の拡散層を形成する第７の工程Ｓ7
とを含むものである。
くＬＤＤ構造の半導体素子を形成できる技術を提供す
る。 【構成】 所定の半導体領域とゲート絶縁膜とが形成さ
れた半導体基板を用意する第１の工程Ｓ1 と、ゲート絶
縁膜上に電極層を形成する第２の工程Ｓ2 と、この電極
層にレジストを塗布する第３の工程Ｓ3 と、ポリマー形
成用ガスの添加されたエッチングガスでエッチング処理
を施してゲート電極を形成するとともにこのゲート電極
の側面に所定の厚さのサイドポリマーを形成する第４の
工程Ｓ4 と、ゲート電極とサイドポリマーとをマスクに
して高濃度の拡散層を形成する第５の工程Ｓ5 と、サイ
ドポリマーを除去する第６の工程Ｓ6 と、ゲート電極を
マスクにして低濃度の拡散層を形成する第７の工程Ｓ7
とを含むものである。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の形成方法に
関し、特にＬＤＤ(Lightly Doped Drain) 構造を有する
ＭＩＳＦＥＴ(Metal Insulator Semiconductor FET) の
形成に適用して有効な技術に関するものである。
関し、特にＬＤＤ(Lightly Doped Drain) 構造を有する
ＭＩＳＦＥＴ(Metal Insulator Semiconductor FET) の
形成に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ゲート電圧により電流の制御を行うＭＩ
ＳＦＥＴにおいては、ゲート電極近傍の高電界中のホッ
トエレクトロンによるＶTH（しきい値）の変動や相互コ
ンダクタンスの劣化などを防止するために電界を緩和さ
せることが必要になる。電界が最大になる部位は、ゲー
ト電極近傍に位置する半導体基板とドレイン領域との接
合面のところにあり、その値は、イオン注入された不純
物の濃度分布の変化が急峻なほど大きくなる。したがっ
て、電界を緩和するためには、ゲート電極付近の濃度が
低くなるように不純物を注入することが要求される。
ＳＦＥＴにおいては、ゲート電極近傍の高電界中のホッ
トエレクトロンによるＶTH（しきい値）の変動や相互コ
ンダクタンスの劣化などを防止するために電界を緩和さ
せることが必要になる。電界が最大になる部位は、ゲー
ト電極近傍に位置する半導体基板とドレイン領域との接
合面のところにあり、その値は、イオン注入された不純
物の濃度分布の変化が急峻なほど大きくなる。したがっ
て、電界を緩和するためには、ゲート電極付近の濃度が
低くなるように不純物を注入することが要求される。
【０００３】そして、このような要求を満たすものとし
て、たとえば、オーム社発行、「ＬＳＩハンドブック」
（昭和５９年１１月３０日発行）、P400〜P401に記載さ
れているように、ＬＤＤ構造を有するＭＩＳＦＥＴが知
られている。
て、たとえば、オーム社発行、「ＬＳＩハンドブック」
（昭和５９年１１月３０日発行）、P400〜P401に記載さ
れているように、ＬＤＤ構造を有するＭＩＳＦＥＴが知
られている。
【０００４】ここで、該刊行物に記載されているところ
によれば、ＬＤＤ構造のＭＩＳＦＥＴは次のようなプロ
セスによって形成される。先ず、たとえばｐ形半導体領
域に対してＶTHを調整するためのイオン注入が行われて
素子分離酸化膜が形成された半導体基板に多結晶Ｓｉを
堆積し、レジストをマスクにしてこの多結晶Ｓｉを異方
的にエッチングしてゲート電極を形成する。次に、ゲー
ト電極上のレジストをアッシングし、該ゲート電極をマ
スクとしてたとえばＰ+ のイオン注入を行いソースおよ
びドレインとなるＮ- の拡散層を形成する。その後、た
とえばＣＶＤ(Chemical Vapor Deposition：化学気相成
長) 法によってＳｉＯ2 膜を堆積後、これを異方的にエ
ッチングしてゲート電極の両端にＳｉＯ2 膜よりなる側
壁スペーサを形成する。そして、この側壁スペーサおよ
びゲート電極をマスクとしてたとえばＡｓ+ のイオン注
入を行ってＮ+ の拡散層を形成し、ゲート電極に近づく
にしたがってイオン濃度が低くなるソース・ドレイン領
域、つまりＬＤＤ構造とするものである。なお、この工
程は、インプラマスク（レジストパターン）を形成しな
いで行うセルフアライメント（自己整合）方式である。
によれば、ＬＤＤ構造のＭＩＳＦＥＴは次のようなプロ
セスによって形成される。先ず、たとえばｐ形半導体領
域に対してＶTHを調整するためのイオン注入が行われて
素子分離酸化膜が形成された半導体基板に多結晶Ｓｉを
堆積し、レジストをマスクにしてこの多結晶Ｓｉを異方
的にエッチングしてゲート電極を形成する。次に、ゲー
ト電極上のレジストをアッシングし、該ゲート電極をマ
スクとしてたとえばＰ+ のイオン注入を行いソースおよ
びドレインとなるＮ- の拡散層を形成する。その後、た
とえばＣＶＤ(Chemical Vapor Deposition：化学気相成
長) 法によってＳｉＯ2 膜を堆積後、これを異方的にエ
ッチングしてゲート電極の両端にＳｉＯ2 膜よりなる側
壁スペーサを形成する。そして、この側壁スペーサおよ
びゲート電極をマスクとしてたとえばＡｓ+ のイオン注
入を行ってＮ+ の拡散層を形成し、ゲート電極に近づく
にしたがってイオン濃度が低くなるソース・ドレイン領
域、つまりＬＤＤ構造とするものである。なお、この工
程は、インプラマスク（レジストパターン）を形成しな
いで行うセルフアライメント（自己整合）方式である。
【０００５】
【発明が解決しようとする課題】しかし、前記した技術
によれば、ＳｉＯ2 膜による側壁スペーサを形成する際
のドライエッチング時に素子分離膜、特にその端部が過
剰にエッチングされたり、あるいはダメージが入ったり
するという問題がある。
によれば、ＳｉＯ2 膜による側壁スペーサを形成する際
のドライエッチング時に素子分離膜、特にその端部が過
剰にエッチングされたり、あるいはダメージが入ったり
するという問題がある。
【０００６】また、前記した技術では、ＬＤＤ構造のプ
ロセスにおいて、側壁スペーサを形成するためのＳｉＯ
2 膜のデポジションおよびエッチング工程が必要にな
る。
ロセスにおいて、側壁スペーサを形成するためのＳｉＯ
2 膜のデポジションおよびエッチング工程が必要にな
る。
【０００７】そこで、本発明の目的は、ＳｉＯ2 膜の側
壁スペーサを形成することなくＬＤＤ構造の半導体素子
を形成することができる技術を提供することにある。
壁スペーサを形成することなくＬＤＤ構造の半導体素子
を形成することができる技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
【００１０】すなわち、本発明による半導体素子の形成
方法は、所定の半導体領域とゲート絶縁膜とが形成され
た半導体基板を用意する工程と、ゲート絶縁膜上に電極
層を形成する工程と、この電極層にレジストを塗布する
工程と、ポリマー形成用ガスの添加されたエッチングガ
スでエッチング処理を施してゲート電極を形成するとと
もにこのゲート電極の側面に所定の厚さのサイドポリマ
ーを形成する工程と、ゲート電極とサイドポリマーとを
マスクにして高濃度の拡散層を形成する工程と、サイド
ポリマーを除去する工程と、ゲート電極をマスクにして
低濃度の拡散層を形成する工程とを含むことを特徴とす
るものである。この場合において、ポリマー形成用ガス
には、ＣＦまたはＣＦ2 を含むものを用いることができ
る。
方法は、所定の半導体領域とゲート絶縁膜とが形成され
た半導体基板を用意する工程と、ゲート絶縁膜上に電極
層を形成する工程と、この電極層にレジストを塗布する
工程と、ポリマー形成用ガスの添加されたエッチングガ
スでエッチング処理を施してゲート電極を形成するとと
もにこのゲート電極の側面に所定の厚さのサイドポリマ
ーを形成する工程と、ゲート電極とサイドポリマーとを
マスクにして高濃度の拡散層を形成する工程と、サイド
ポリマーを除去する工程と、ゲート電極をマスクにして
低濃度の拡散層を形成する工程とを含むことを特徴とす
るものである。この場合において、ポリマー形成用ガス
には、ＣＦまたはＣＦ2 を含むものを用いることができ
る。
【００１１】また、本発明によるＭＩＳＦＥＴは、前記
した半導体素子の形成方法により形成されたものであ
る。
した半導体素子の形成方法により形成されたものであ
る。
【００１２】
【作用】上記した手段によれば、ポリマー形成用ガスの
添加されたエッチングガスでエッチング処理を施してゲ
ート電極の形成時に同時にサイドポリマーを形成し、こ
のサイドポリマーを利用して高濃度の拡散層７と低濃度
の拡散層とを形成するようにしたので、ＳｉＯ2 膜から
なる側壁スペーサを形成することなくＬＤＤ構造の半導
体素子を形成することが可能になる。
添加されたエッチングガスでエッチング処理を施してゲ
ート電極の形成時に同時にサイドポリマーを形成し、こ
のサイドポリマーを利用して高濃度の拡散層７と低濃度
の拡散層とを形成するようにしたので、ＳｉＯ2 膜から
なる側壁スペーサを形成することなくＬＤＤ構造の半導
体素子を形成することが可能になる。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１４】図１は本発明の一実施例である半導体素子
の形成方法を示すフローチャート、図２〜図６は本発明
の一実施例である半導体素子の形成方法を連続して示す
説明図である。
の形成方法を示すフローチャート、図２〜図６は本発明
の一実施例である半導体素子の形成方法を連続して示す
説明図である。
【００１５】本実施例による半導体素子の形成方法で
は、たとえばＰ−ＷＥＬＬ（ｐ形半導体領域）１の形成
された半導体基板２上にｎ形のＭＯＳＦＥＴ(Metal Oxi
de Semiconductor FET)(以下「ｎＭＯＳ」という。）が
形成されるものである。なお、半導体基板２には、ゲー
ト電圧のＶTHを制御するためにＢ+ がイオン注入されて
いる。
は、たとえばＰ−ＷＥＬＬ（ｐ形半導体領域）１の形成
された半導体基板２上にｎ形のＭＯＳＦＥＴ(Metal Oxi
de Semiconductor FET)(以下「ｎＭＯＳ」という。）が
形成されるものである。なお、半導体基板２には、ゲー
ト電圧のＶTHを制御するためにＢ+ がイオン注入されて
いる。
【００１６】本実施例による半導体素子の形成方法は、
Ｐ−ＷＥＬＬ１に熱酸化によりゲート絶縁膜３の形成さ
れた半導体基板２を用意し（第１の工程Ｓ1)、第２の工
程Ｓ2 として、このゲート絶縁膜３上に多結晶ＳｉをＣ
ＶＤ法により堆積させて電極層を形成する。そして、こ
の電極層にレジスト４を塗布する（第３の工程Ｓ3)。
Ｐ−ＷＥＬＬ１に熱酸化によりゲート絶縁膜３の形成さ
れた半導体基板２を用意し（第１の工程Ｓ1)、第２の工
程Ｓ2 として、このゲート絶縁膜３上に多結晶ＳｉをＣ
ＶＤ法により堆積させて電極層を形成する。そして、こ
の電極層にレジスト４を塗布する（第３の工程Ｓ3)。
【００１７】次に、感光マスクを用いて所定のパターン
をパターニングし、ドライエッチングによりゲート電極
５を形成する。このとき用いられるエッチングガスは、
たとえばＣＦあるいはＣＦ2 などの炭素化合物を含むポ
リマー形成用のガスが添加されたＣＨＣｌ2,ＣＨＣｌ3,
ＣＨＦ3 等のフロン又は塩素系ののエッチングガスが用
いられる。このようなエッチングガスでエッチング処理
を施すと、図２に示すように、ゲート電極５が形成され
るとともに、ゲート電極５の側面には所定の厚さのポリ
マーつまりサイドポリマー６が形成される（第４の工程
Ｓ4)。このとき、エッチング時間、圧力、出力などを調
整して、サイドポリマー６を所望の厚さとする。なお、
前記したＣＦ、ＣＦ2 などモノマーはエッチングそのも
のから解離生成されたり、レジスト４のエッチングによ
り生成される。
をパターニングし、ドライエッチングによりゲート電極
５を形成する。このとき用いられるエッチングガスは、
たとえばＣＦあるいはＣＦ2 などの炭素化合物を含むポ
リマー形成用のガスが添加されたＣＨＣｌ2,ＣＨＣｌ3,
ＣＨＦ3 等のフロン又は塩素系ののエッチングガスが用
いられる。このようなエッチングガスでエッチング処理
を施すと、図２に示すように、ゲート電極５が形成され
るとともに、ゲート電極５の側面には所定の厚さのポリ
マーつまりサイドポリマー６が形成される（第４の工程
Ｓ4)。このとき、エッチング時間、圧力、出力などを調
整して、サイドポリマー６を所望の厚さとする。なお、
前記したＣＦ、ＣＦ2 などモノマーはエッチングそのも
のから解離生成されたり、レジスト４のエッチングによ
り生成される。
【００１８】サイドポリマー６を形成した後、図３に示
すように、このサイドポリマー６とゲート電極５とをマ
スクとして、たとえばＡｓ+ のイオン注入を行い、ソー
スおよびドレインであるＮ+ 拡散層（高濃度の拡散層）
７を形成する（第５の工程Ｓ5)。図示するように、この
工程においては、サイドポリマー６のためにゲート電極
５の近傍ではＡｓ+ イオンは注入されず、したがって、
Ｎ+ 拡散層７はゲート電極５からサイドポリマー６の厚
み分だけ距離をあけて形成される。
すように、このサイドポリマー６とゲート電極５とをマ
スクとして、たとえばＡｓ+ のイオン注入を行い、ソー
スおよびドレインであるＮ+ 拡散層（高濃度の拡散層）
７を形成する（第５の工程Ｓ5)。図示するように、この
工程においては、サイドポリマー６のためにゲート電極
５の近傍ではＡｓ+ イオンは注入されず、したがって、
Ｎ+ 拡散層７はゲート電極５からサイドポリマー６の厚
み分だけ距離をあけて形成される。
【００１９】次に、第６の工程Ｓ6 に移行して、図４に
示すように、アッシング処理により、サイドポリマー６
およびゲート電極５上に残留しているレジスト４を除去
する。
示すように、アッシング処理により、サイドポリマー６
およびゲート電極５上に残留しているレジスト４を除去
する。
【００２０】そして、図５に示すように、ゲート電極５
をマスクとしてＰ+ をＰ−ＷＥＬＬ１にイオン注入する
ことにより、図６に示すように、サイドポリマー６でマ
スクされていた部分にＮ- 拡散層（低濃度の拡散層）８
を形成し（第７の工程Ｓ7)、これによってＬＤＤ構造の
ｎＭＯＳを形成する。
をマスクとしてＰ+ をＰ−ＷＥＬＬ１にイオン注入する
ことにより、図６に示すように、サイドポリマー６でマ
スクされていた部分にＮ- 拡散層（低濃度の拡散層）８
を形成し（第７の工程Ｓ7)、これによってＬＤＤ構造の
ｎＭＯＳを形成する。
【００２１】このように、本実施例に示す半導体素子の
形成方法によれば、エッチングガスにポリマー形成用ガ
スを添加することにより、ゲート電極５の形成時に、同
時にサイドポリマー６を形成し、このサイドポリマー６
を利用してＮ+ 拡散層７とＮ- 拡散層８とを形成するよ
うにしたので、ＳｉＯ2 膜からなる側壁スペーサを形成
することなくＬＤＤ構造のｎＭＯＳつまり半導体素子を
形成することが可能になる。
形成方法によれば、エッチングガスにポリマー形成用ガ
スを添加することにより、ゲート電極５の形成時に、同
時にサイドポリマー６を形成し、このサイドポリマー６
を利用してＮ+ 拡散層７とＮ- 拡散層８とを形成するよ
うにしたので、ＳｉＯ2 膜からなる側壁スペーサを形成
することなくＬＤＤ構造のｎＭＯＳつまり半導体素子を
形成することが可能になる。
【００２２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
【００２３】たとえば、本実施例においてはｎＭＯＳの
ＬＤＤ構造が示されているが、ｐＭＯＳのＬＤＤ構造と
することもできる。
ＬＤＤ構造が示されているが、ｐＭＯＳのＬＤＤ構造と
することもできる。
【００２４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
【００２５】(1).すなわち、本発明による半導体素子の
形成方法によれば、エッチングガスにポリマー形成用ガ
スを添加することにより、ゲート電極の形成時にサイド
ポリマーを同時形成し、このサイドポリマーを利用して
高濃度の拡散層と低濃度の拡散層とを形成するようにし
たので、あらためてＳｉＯ2 膜により側壁スペーサを形
成することなくＬＤＤ構造の半導体素子を形成すること
が可能になる。
形成方法によれば、エッチングガスにポリマー形成用ガ
スを添加することにより、ゲート電極の形成時にサイド
ポリマーを同時形成し、このサイドポリマーを利用して
高濃度の拡散層と低濃度の拡散層とを形成するようにし
たので、あらためてＳｉＯ2 膜により側壁スペーサを形
成することなくＬＤＤ構造の半導体素子を形成すること
が可能になる。
【００２６】(2).これにより、ＳｉＯ2 膜による側壁ス
ペーサ形成時における素子分離膜のエッチングやダメー
ジを防止することができる。
ペーサ形成時における素子分離膜のエッチングやダメー
ジを防止することができる。
【００２７】(3).また、ＳｉＯ2 膜による側壁スペーサ
を形成する必要がなくなるため、ＳｉＯ2 膜のデポジシ
ョン工程およびエッチング工程を省略することができ、
スループットの向上を図ることが可能になる。
を形成する必要がなくなるため、ＳｉＯ2 膜のデポジシ
ョン工程およびエッチング工程を省略することができ、
スループットの向上を図ることが可能になる。
【図１】本発明の一実施例である半導体素子の形成方法
を示すフローチャートである。
を示すフローチャートである。
【図２】本発明の一実施例である半導体素子の形成方法
の一部を示す説明図である。
の一部を示す説明図である。
【図３】本発明の一実施例である半導体素子の形成方法
の図２に続く説明図である。
の図２に続く説明図である。
【図４】本発明の一実施例である半導体素子の形成方法
の図３に続く説明図である。
の図３に続く説明図である。
【図５】本発明の一実施例である半導体素子の形成方法
の図４に続く説明図である。
の図４に続く説明図である。
【図６】本発明の一実施例である半導体素子の形成方法
の図５に続く説明図である。
の図５に続く説明図である。
１ Ｐ−ＷＥＬＬ（ｐ形半導体領域） ２ 半導体基板 ３ ゲート絶縁膜 ４ レジスト ５ ゲート電極 ６ サイドポリマー ７ Ｎ+ 拡散層（高濃度の拡散層） ８ Ｎ- 拡散層（低濃度の拡散層） Ｓ1 第１の工程 Ｓ2 第２の工程 Ｓ3 第３の工程 Ｓ4 第４の工程 Ｓ5 第５の工程 Ｓ6 第６の工程 Ｓ7 第７の工程
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 29/78 ３０１Ｌ
Claims (3)
- 【請求項１】 所定の半導体領域とゲート絶縁膜とが形
成された半導体基板を用意する工程と、 前記ゲート絶縁膜上に電極層を形成する工程と、 前記電極層にレジストを塗布する工程と、 ポリマー形成用ガスの添加されたエッチングガスでエッ
チング処理を施してゲート電極を形成するとともにこの
ゲート電極の側面に所定の厚さのサイドポリマーを形成
する工程と、 前記ゲート電極と前記サイドポリマーとをマスクにして
高濃度の拡散層を形成する工程と、 前記サイドポリマーを除去する工程と、 前記ゲート電極をマスクにして低濃度の拡散層を形成す
る工程とを含むことを特徴とする半導体素子の形成方
法。 - 【請求項２】 請求項１記載の半導体素子の形成方法に
おいて、前記ポリマー形成用ガスは、ＣＦまたはＣＦ2
を含むものであることを特徴とする半導体素子の形成方
法。 - 【請求項３】 請求項１または２記載の半導体素子の形
成方法により形成されたことを特徴とするＭＩＳＦＥ
Ｔ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17699395A JPH0927620A (ja) | 1995-07-13 | 1995-07-13 | 半導体素子の形成方法およびその方法により形成されたｍｉｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17699395A JPH0927620A (ja) | 1995-07-13 | 1995-07-13 | 半導体素子の形成方法およびその方法により形成されたｍｉｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0927620A true JPH0927620A (ja) | 1997-01-28 |
Family
ID=16023314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17699395A Pending JPH0927620A (ja) | 1995-07-13 | 1995-07-13 | 半導体素子の形成方法およびその方法により形成されたｍｉｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0927620A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399485B1 (en) | 1999-07-28 | 2002-06-04 | Nec Corporation | Semiconductor device with silicide layers and method of forming the same |
| US6576502B1 (en) | 1999-10-26 | 2003-06-10 | Samsung Sdi Co. Ltd. | Method for forming LDD/offset structure of thin film transistor |
| KR100421658B1 (ko) * | 2001-12-31 | 2004-03-11 | 동부전자 주식회사 | 플랫 롬에서 비.엔(ｂｎ) 정션 형성 방법 |
| US6908793B2 (en) | 2000-11-22 | 2005-06-21 | The Johns Hopkins University | Method for fabricating a semiconductor device |
| WO2008060840A1 (en) * | 2006-11-10 | 2008-05-22 | Lam Research Corporation | Removable spacer |
-
1995
- 1995-07-13 JP JP17699395A patent/JPH0927620A/ja active Pending
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