JPH08186082A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08186082A JPH08186082A JP32757594A JP32757594A JPH08186082A JP H08186082 A JPH08186082 A JP H08186082A JP 32757594 A JP32757594 A JP 32757594A JP 32757594 A JP32757594 A JP 32757594A JP H08186082 A JPH08186082 A JP H08186082A
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- film
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Abstract
(57)【要約】
【目的】半導体基板に再現性、制御性よく浅い不純物拡
散領域を形成する。 【構成】通常の製造方法でＳｉ基板１上にゲート電極４
まで形成後、自然酸化膜除去あるいは一定の厚さの酸化
膜を堆積し、次でＰＳＧ膜５を堆積する。エッチバック
してサイドウォール５Ａを形成後、基板温度３００〜４
００℃でプラズマ水素化処理してから６５０〜７５０℃
でアニール、あるいは基板温度６００〜７００℃程度に
してプラズマ水素化処理することによりソース７、ドレ
イン８を形成する。
散領域を形成する。 【構成】通常の製造方法でＳｉ基板１上にゲート電極４
まで形成後、自然酸化膜除去あるいは一定の厚さの酸化
膜を堆積し、次でＰＳＧ膜５を堆積する。エッチバック
してサイドウォール５Ａを形成後、基板温度３００〜４
００℃でプラズマ水素化処理してから６５０〜７５０℃
でアニール、あるいは基板温度６００〜７００℃程度に
してプラズマ水素化処理することによりソース７、ドレ
イン８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に浅い不純物拡散層の形成方法に関するもので
ある。
関し、特に浅い不純物拡散層の形成方法に関するもので
ある。
【０００２】
【従来の技術】半導体集積回路の集積度を上げるために
その素子の寸法は徐々に小さくなってきているが、これ
に伴い問題も起こってきている。通常のＭＯＳトランジ
スタにおいて、チャネルの長さを短くすると、しきい値
電圧の低下やソース・ドレイン間耐圧の低下、パンチス
ルー現象などのいわゆる短チャネル効果が生じる。ソー
ス・ドレイン拡散層の深さを深くしてしまうと、チャネ
ル領域またはソース・ドレイン領域の欠乏層幅が広がる
ため、しきい値電圧の低下幅は大きくなる。この為、ソ
ース・ドレイン拡散層の深さを浅くすることが必要であ
る。
その素子の寸法は徐々に小さくなってきているが、これ
に伴い問題も起こってきている。通常のＭＯＳトランジ
スタにおいて、チャネルの長さを短くすると、しきい値
電圧の低下やソース・ドレイン間耐圧の低下、パンチス
ルー現象などのいわゆる短チャネル効果が生じる。ソー
ス・ドレイン拡散層の深さを深くしてしまうと、チャネ
ル領域またはソース・ドレイン領域の欠乏層幅が広がる
ため、しきい値電圧の低下幅は大きくなる。この為、ソ
ース・ドレイン拡散層の深さを浅くすることが必要であ
る。
【０００３】不純物拡散層の形成方法として現在最もよ
く用いられている方法は、真空状態で不純物をイオン化
して電界により加速して打ち込む、イオン注入法が一般
的である。この方法はＬＳＩの製造工程の中で最も制御
性がよいという長所があるが、注入の深さがイオンの質
量にほぼ反比例するため、浅い接合形成には原理的な限
界を持っている。そこで例えばｐ+ 層形成においてＢ+
のかわりにＢＦ2 + を注入する方法がとられている。以
下図３を用いてこの方法について説明する。
く用いられている方法は、真空状態で不純物をイオン化
して電界により加速して打ち込む、イオン注入法が一般
的である。この方法はＬＳＩの製造工程の中で最も制御
性がよいという長所があるが、注入の深さがイオンの質
量にほぼ反比例するため、浅い接合形成には原理的な限
界を持っている。そこで例えばｐ+ 層形成においてＢ+
のかわりにＢＦ2 + を注入する方法がとられている。以
下図３を用いてこの方法について説明する。
【０００４】まず図３（ａ）に示すように、Ｓｉ基板１
上に素子分離のためのフィールド酸化膜２を形成する。
次でゲート酸化膜３、続いてポリシリコンを堆積しゲー
ト電極４をパターン化する。次に全面に薄い酸化膜１５
を約２０ｎｍの厚さに形成する。次に図３（ｂ）に示す
ように、ドーズ量５×１０15ｃｍ-2のＢＦ2 + ６を５０
ｋｅＶで注入し、続いてＮ2 雰囲気中で８５０℃３０分
熱処理を行ってソース７及びドレイン８を形成する。こ
の時、接合の深さＸｊは１５０ｎｍ程度である。
上に素子分離のためのフィールド酸化膜２を形成する。
次でゲート酸化膜３、続いてポリシリコンを堆積しゲー
ト電極４をパターン化する。次に全面に薄い酸化膜１５
を約２０ｎｍの厚さに形成する。次に図３（ｂ）に示す
ように、ドーズ量５×１０15ｃｍ-2のＢＦ2 + ６を５０
ｋｅＶで注入し、続いてＮ2 雰囲気中で８５０℃３０分
熱処理を行ってソース７及びドレイン８を形成する。こ
の時、接合の深さＸｊは１５０ｎｍ程度である。
【０００５】しかしながらこの方法ではＢＦ2 + を打ち
込むことから、同時にフッ素イオンも注入されることに
なり、これがデバイスの信頼性に影響したり欠陥を誘発
したりする可能性がある。また打ち込むイオンの種類に
関わらず起こる問題として、不純物を活性化するための
熱処理で不純物が拡散することが考えられ、接合深さの
ずれ、特に深い方へのずれが生じるという問題がある。
接合深さは浅いことが要求されていること、深さの制御
に不確定性が生じることなどからこれは望ましくない。
込むことから、同時にフッ素イオンも注入されることに
なり、これがデバイスの信頼性に影響したり欠陥を誘発
したりする可能性がある。また打ち込むイオンの種類に
関わらず起こる問題として、不純物を活性化するための
熱処理で不純物が拡散することが考えられ、接合深さの
ずれ、特に深い方へのずれが生じるという問題がある。
接合深さは浅いことが要求されていること、深さの制御
に不確定性が生じることなどからこれは望ましくない。
【０００６】そのため熱拡散のみを行う方法としてＢＳ
Ｇからの固相拡散法が試みられている（例えばＭ．Ｓａ
ｉｔｏ ｅｔ ａｌ．，ＩＥＤＭ，ｐ．８９７（１９９
２）。以下図４を用いて説明する。
Ｇからの固相拡散法が試みられている（例えばＭ．Ｓａ
ｉｔｏ ｅｔ ａｌ．，ＩＥＤＭ，ｐ．８９７（１９９
２）。以下図４を用いて説明する。
【０００７】まず図４（ａ）に示すように、Ｓｉ基板１
上に素子分離のためのフィールド酸化膜２を形成する。
次でゲート酸化膜３、続いてポリシリコンを堆積しゲー
ト電極４をパターン化する。次に自然酸化膜除去後、例
えばＢ濃度４×１０21ｃｍ-3 のＢＳＧ膜１０を１００ｎ
ｍ堆積したのち、エッチバックを行い、図４（ｂ）に示
すように、ＢＳＧ膜からなるサイドウォール１０Ａを形
成する。この時このサイドウォールの厚さは１００ｎｍ
である。続いて１０００℃で１５秒の熱処理を行い、ソ
ース７及びドレイン８を形成する。接合の深さＸｊは３
４ｎｍ程度である。
上に素子分離のためのフィールド酸化膜２を形成する。
次でゲート酸化膜３、続いてポリシリコンを堆積しゲー
ト電極４をパターン化する。次に自然酸化膜除去後、例
えばＢ濃度４×１０21ｃｍ-3 のＢＳＧ膜１０を１００ｎ
ｍ堆積したのち、エッチバックを行い、図４（ｂ）に示
すように、ＢＳＧ膜からなるサイドウォール１０Ａを形
成する。この時このサイドウォールの厚さは１００ｎｍ
である。続いて１０００℃で１５秒の熱処理を行い、ソ
ース７及びドレイン８を形成する。接合の深さＸｊは３
４ｎｍ程度である。
【０００８】又、より浅い拡散層を形成する為に、１０
％程度の水素を含む窒素雰囲気中で堆積したＢＳＧ膜を
９００℃で熱処理し、深さ０．１５μｍ程の不純物の拡
散層を形成する方法が、例えば特開平３−６８１３３号
公報に記載されている。
％程度の水素を含む窒素雰囲気中で堆積したＢＳＧ膜を
９００℃で熱処理し、深さ０．１５μｍ程の不純物の拡
散層を形成する方法が、例えば特開平３−６８１３３号
公報に記載されている。
【０００９】
【発明が解決しようとする課題】しかしながら上述した
サイドウォールを用いる熱拡散法は再現性、制御性に乏
しいという欠点がある。また水素を含む窒素雰囲気中で
熱処理する方法では、熱処理温度が高く、低温プロセス
に適用できないという欠点がある。
サイドウォールを用いる熱拡散法は再現性、制御性に乏
しいという欠点がある。また水素を含む窒素雰囲気中で
熱処理する方法では、熱処理温度が高く、低温プロセス
に適用できないという欠点がある。
【００１０】ＰＳＧ膜やＢＳＧ膜などから不純物を熱に
よって固相拡散する方法が再現性、制御性に乏しいの
は、基板上の場所によって厚さのばらついた自然酸化膜
が存在しているためである。
よって固相拡散する方法が再現性、制御性に乏しいの
は、基板上の場所によって厚さのばらついた自然酸化膜
が存在しているためである。
【００１１】すなわち、Ｓｉ基板１上には自然酸化膜が
厚さがばらついており、ウェットエッチングによる酸化
膜除去処理を行っても完全には除去しきれず、自然酸化
膜は不均一に残っている。この上に不純物を含んだシリ
コン酸化膜（ＰＳＧ膜やＢＳＧ膜）を堆積すると、自然
酸化膜の薄いところはＳｉ基板表面に不純物拡散層が形
成されるが、厚いところはＳｉ基板まで不純物が拡散し
ないことから拡散層は形成されない。又、不純物拡散層
の形成された部分も自然酸化膜の厚みによって濃度にば
らつきを生じる。
厚さがばらついており、ウェットエッチングによる酸化
膜除去処理を行っても完全には除去しきれず、自然酸化
膜は不均一に残っている。この上に不純物を含んだシリ
コン酸化膜（ＰＳＧ膜やＢＳＧ膜）を堆積すると、自然
酸化膜の薄いところはＳｉ基板表面に不純物拡散層が形
成されるが、厚いところはＳｉ基板まで不純物が拡散し
ないことから拡散層は形成されない。又、不純物拡散層
の形成された部分も自然酸化膜の厚みによって濃度にば
らつきを生じる。
【００１２】これは自然酸化膜の厚みのばらつきが、拡
散長ひいては拡散速度に比べて大きいことに原因があ
る。不純物の拡散速度を充分大きくすることができれば
自然酸化膜の厚みのばらつきによる影響を充分小さくす
ることができる。
散長ひいては拡散速度に比べて大きいことに原因があ
る。不純物の拡散速度を充分大きくすることができれば
自然酸化膜の厚みのばらつきによる影響を充分小さくす
ることができる。
【００１３】本発明の目的は、ＭＯＳトランジスタの浅
いソース及びドレインをより低温で再現性及び制御性よ
く形成できる半導体装置の製造方法を提供することにあ
る。
いソース及びドレインをより低温で再現性及び制御性よ
く形成できる半導体装置の製造方法を提供することにあ
る。
【００１４】
【課題を解決するための手段】第１の発明の半導体装置
の製造方法は、シリコン基板上に不純物を含む酸化膜を
選択的に形成する工程と、前記シリコン基板に水素プラ
ズマ処理と熱処理とを施し前記酸化膜から不純物を拡散
させる工程とを含むことを特徴とするものである。
の製造方法は、シリコン基板上に不純物を含む酸化膜を
選択的に形成する工程と、前記シリコン基板に水素プラ
ズマ処理と熱処理とを施し前記酸化膜から不純物を拡散
させる工程とを含むことを特徴とするものである。
【００１５】第２の発明の半導体装置の製造方法は、シ
リコン基板上に一定の厚さの酸化膜を形成したのち不純
物を含む酸化膜を選択的に形成する工程と、前記シリコ
ン基板に水素プラズマ処理と熱処理とを施し前記酸化膜
から不純物を拡散させる工程とを含むことを特徴とする
ものである。
リコン基板上に一定の厚さの酸化膜を形成したのち不純
物を含む酸化膜を選択的に形成する工程と、前記シリコ
ン基板に水素プラズマ処理と熱処理とを施し前記酸化膜
から不純物を拡散させる工程とを含むことを特徴とする
ものである。
【００１６】
【作用】前述のように、ＰＳＧ膜やＢＳＧ膜などから不
純物を熱によって固相拡散する方法が再現性や制御性に
乏しいのは、場所によって厚さのばらついた自然酸化膜
が存在しているためである。そしてこれは、自然酸化膜
の厚みのばらつきが、拡散長ひいては拡散速度に比べて
大きいことに原因がある。
純物を熱によって固相拡散する方法が再現性や制御性に
乏しいのは、場所によって厚さのばらついた自然酸化膜
が存在しているためである。そしてこれは、自然酸化膜
の厚みのばらつきが、拡散長ひいては拡散速度に比べて
大きいことに原因がある。
【００１７】不純物を水素プラズマに曝すと、ラジカル
のＨ+ が不純物のＰやＢと結合しＰＨn n+やＢＨn n+な
どの分子ラジカルになる。ラジカルは一般的に大きな運
動エネルギーを持ち化学的に非常に不安定であることか
ら、酸化膜中のＳｉ−Ｏ結合部分のＯと反応し、Ｐ−Ｏ
ＨやＢ−ＯＨのような拡散速度の大きい種としてＳｉ中
に拡散していくと考えられる。
のＨ+ が不純物のＰやＢと結合しＰＨn n+やＢＨn n+な
どの分子ラジカルになる。ラジカルは一般的に大きな運
動エネルギーを持ち化学的に非常に不安定であることか
ら、酸化膜中のＳｉ−Ｏ結合部分のＯと反応し、Ｐ−Ｏ
ＨやＢ−ＯＨのような拡散速度の大きい種としてＳｉ中
に拡散していくと考えられる。
【００１８】また、水素プラズマ処理を行うことは活性
種の個数そのものを増やすことに対応するため、拡散速
度の増大に寄与している。また、プラズマ過程は化学的
平衡にはないことから、通常の固体における固溶限界以
上の濃度で不純物を固溶させることが可能であるため、
接合部の濃度を高めたいという要求にもこたえられる。
種の個数そのものを増やすことに対応するため、拡散速
度の増大に寄与している。また、プラズマ過程は化学的
平衡にはないことから、通常の固体における固溶限界以
上の濃度で不純物を固溶させることが可能であるため、
接合部の濃度を高めたいという要求にもこたえられる。
【００１９】このように水素プラズマ処理を行うことに
より、６００〜７００℃程度の低温でも充分に不純物を
拡散させ、かつ高濃度に不純物層を浅い領域に形成する
ことができる。
より、６００〜７００℃程度の低温でも充分に不純物を
拡散させ、かつ高濃度に不純物層を浅い領域に形成する
ことができる。
【００２０】更に、ＰＳＧ膜やＢＳＧ膜などの不純物を
含んだシリコン酸化膜を堆積する前に、Ｓｉ基板上にあ
らかじめ一定の厚さの酸化膜を堆積しておけば、不純物
の拡散深さを制御することができる。
含んだシリコン酸化膜を堆積する前に、Ｓｉ基板上にあ
らかじめ一定の厚さの酸化膜を堆積しておけば、不純物
の拡散深さを制御することができる。
【００２１】
【実施例】次に本発明を図面を参照して説明する。図１
（ａ）〜（ｃ）は本発明の第１の実施例を説明する為の
半導体チップの断面図である。
（ａ）〜（ｃ）は本発明の第１の実施例を説明する為の
半導体チップの断面図である。
【００２２】まず図１（ａ）に示すように、Ｓｉ基板１
上に素子分離のためのフィールド酸化膜２を形成する。
次でゲート酸化膜３、続いてポリシリコンを堆積しゲー
ト電極４をパターン化する。次に自然酸化膜をＨＦ系溶
液で除去後、例えばＰ濃度５×１０21ｃｍ-3のＰＳＧ膜
５を１５０ｎｍ堆積する。
上に素子分離のためのフィールド酸化膜２を形成する。
次でゲート酸化膜３、続いてポリシリコンを堆積しゲー
ト電極４をパターン化する。次に自然酸化膜をＨＦ系溶
液で除去後、例えばＰ濃度５×１０21ｃｍ-3のＰＳＧ膜
５を１５０ｎｍ堆積する。
【００２３】次に図１（ｂ）に示すように、ＰＳＧ膜５
をエッチバックしゲート電極４の側壁にサイドウォール
５Ａとして残るようにする。この時このサイドウォール
５Ａの厚さは約１５０ｎｍである。続いて基板温度を３
００〜４００℃程度にし、Ｈ2 ガスの流量を１００ＳＣ
ＣＭ，パワー３５０Ｗ，電力密度０．２１Ｗ／ｃｍ2，
周波数１３．５６ＭＨｚの条件で１時間プラズマ水素化
処理と熱処理を行い、次で６５０〜７５０℃で数１０秒
〜３０分アニール（あるいは基板温度を６００〜７００
℃程度にして３５０Ｗ出力で１時間プラズマ水素化処理
を行う）することにより、サイドウォール５ＡよりＰを
拡散し接合深さ２０ｎｍ程度のソース７及びドレイン８
を形成した。
をエッチバックしゲート電極４の側壁にサイドウォール
５Ａとして残るようにする。この時このサイドウォール
５Ａの厚さは約１５０ｎｍである。続いて基板温度を３
００〜４００℃程度にし、Ｈ2 ガスの流量を１００ＳＣ
ＣＭ，パワー３５０Ｗ，電力密度０．２１Ｗ／ｃｍ2，
周波数１３．５６ＭＨｚの条件で１時間プラズマ水素化
処理と熱処理を行い、次で６５０〜７５０℃で数１０秒
〜３０分アニール（あるいは基板温度を６００〜７００
℃程度にして３５０Ｗ出力で１時間プラズマ水素化処理
を行う）することにより、サイドウォール５ＡよりＰを
拡散し接合深さ２０ｎｍ程度のソース７及びドレイン８
を形成した。
【００２４】このソース・ドレインの拡散の部分が非常
に浅くコンタクトがとれない場合には、ゲート酸化膜
３、ゲート電極４及びサイドウォール５Ａをマスクとし
てイオン注入などで図１（ｃ）に示すように、深い接合
部分、すなわちソースコンタクト領域９Ａ及びドレイン
コンタクト領域９Ｂを形成してもよい。
に浅くコンタクトがとれない場合には、ゲート酸化膜
３、ゲート電極４及びサイドウォール５Ａをマスクとし
てイオン注入などで図１（ｃ）に示すように、深い接合
部分、すなわちソースコンタクト領域９Ａ及びドレイン
コンタクト領域９Ｂを形成してもよい。
【００２５】第２の実施例としては第１の実施例と同様
の方法でフィールド酸化膜２、ゲート酸化膜３、ゲート
電極４の形成までを行う。この後、自然酸化膜をＨＦ系
溶液で除去してから、あらかじめ一定の厚さ（３０〜５
０ｎｍ）のシリコン酸化膜を堆積する。次でＰＳＧ膜５
を形成したのちサイドウォール５Ａを形成し、以下第１
の実施例と同様の工程を実施して不純物を拡散させる。
の方法でフィールド酸化膜２、ゲート酸化膜３、ゲート
電極４の形成までを行う。この後、自然酸化膜をＨＦ系
溶液で除去してから、あらかじめ一定の厚さ（３０〜５
０ｎｍ）のシリコン酸化膜を堆積する。次でＰＳＧ膜５
を形成したのちサイドウォール５Ａを形成し、以下第１
の実施例と同様の工程を実施して不純物を拡散させる。
【００２６】この第２の実施例では、自然酸化膜を除去
したのち一定の厚さのシリコン酸化膜を形成している
為、接合の深さを制御できるという利点が付加される。
したのち一定の厚さのシリコン酸化膜を形成している
為、接合の深さを制御できるという利点が付加される。
【００２７】又、ゲート電極と不純物拡散層とのチャネ
ル極性が同一であって、かつ不純物がゲート電極に拡散
しても差し支えなければ、図１（ａ）において、ＰＳＧ
膜５をエッチバックせずに、すぐにプラズマ水素化処理
及び熱処理により不純物拡散を行ってもよい。この場合
においても第２の実施例と同様に、自然酸化膜をＨＦで
除去してから、あらかじめ一定の厚さのシリコン酸化膜
を堆積し、次でＰＳＧ膜５の形成工程以降を実施しても
よい。尚、上記実施例ではＰＳＧ膜を不純物の拡散源と
したが、ＢＳＧ膜を用いても同様に実施できる。
ル極性が同一であって、かつ不純物がゲート電極に拡散
しても差し支えなければ、図１（ａ）において、ＰＳＧ
膜５をエッチバックせずに、すぐにプラズマ水素化処理
及び熱処理により不純物拡散を行ってもよい。この場合
においても第２の実施例と同様に、自然酸化膜をＨＦで
除去してから、あらかじめ一定の厚さのシリコン酸化膜
を堆積し、次でＰＳＧ膜５の形成工程以降を実施しても
よい。尚、上記実施例ではＰＳＧ膜を不純物の拡散源と
したが、ＢＳＧ膜を用いても同様に実施できる。
【００２８】図２（ａ）〜（ｃ）は本発明の第３の実施
例を説明する為の半導体チップの断面図であり、本発明
をＣＭＯＳトランジスタに適用した場合を示す。
例を説明する為の半導体チップの断面図であり、本発明
をＣＭＯＳトランジスタに適用した場合を示す。
【００２９】まず図２（ａ）に示すように、Ｓｉ基板１
に不純物をイオン注入しＮウェル１１及びＰウェル１２
を形成したのちフィールド酸化膜２を形成する。次で各
チャネルのゲート酸化膜３及びポリシリコンからなるゲ
ート電極４を形成したのち全面にＣＶＤ法によりＳｉ3
Ｎ4 膜を形成し、エッチバックしてゲート電極の側面に
厚さ３〜５ｎｍのサイドウォール１３を形成する。
に不純物をイオン注入しＮウェル１１及びＰウェル１２
を形成したのちフィールド酸化膜２を形成する。次で各
チャネルのゲート酸化膜３及びポリシリコンからなるゲ
ート電極４を形成したのち全面にＣＶＤ法によりＳｉ3
Ｎ4 膜を形成し、エッチバックしてゲート電極の側面に
厚さ３〜５ｎｍのサイドウォール１３を形成する。
【００３０】次に図２（ｂ）に示すように、自然酸化膜
をＨＦ系溶液で除去したのち、例えばＰ濃度５×１０21
ｃｍ-3のＰＳＧ膜５を約１５０ｎｍの厚さに堆積する。
次でＰウェル領域上のＰＳＧ膜をマスクし、ＨＦ系溶液
でエッチングしてＮウェル領域上のＰＳＧ膜５を除去す
る。次でマスクを除去したのち、基板温度３００〜４０
０℃，３５０Ｗ出力で１時間の水素プラズマ処理を施
し、次で６５０〜７５０℃で５〜３０分間アニール（又
は基板温度６００〜７００℃，３５０Ｗ出力で１時間の
水素プラズマ処理）し、Ｐウェル内にソース７及びドレ
イン８を形成する。
をＨＦ系溶液で除去したのち、例えばＰ濃度５×１０21
ｃｍ-3のＰＳＧ膜５を約１５０ｎｍの厚さに堆積する。
次でＰウェル領域上のＰＳＧ膜をマスクし、ＨＦ系溶液
でエッチングしてＮウェル領域上のＰＳＧ膜５を除去す
る。次でマスクを除去したのち、基板温度３００〜４０
０℃，３５０Ｗ出力で１時間の水素プラズマ処理を施
し、次で６５０〜７５０℃で５〜３０分間アニール（又
は基板温度６００〜７００℃，３５０Ｗ出力で１時間の
水素プラズマ処理）し、Ｐウェル内にソース７及びドレ
イン８を形成する。
【００３１】次に図２（ｃ）に示すように、Ｂ濃度７×
１０21ｃｍ-3のＢＳＧ膜１０を全面に約１００ｎｍの厚
さに堆積する。次で基板温度３００〜４００℃，３５０
Ｗ出力で１時間の水素プラズマ処理を施し、次で６５０
〜７５０℃で５〜３０分間熱処理し、Ｎウェル内にソー
ス７Ａ及びドレイン８Ａを形成する。次でこれらのＢＰ
ＳＧ膜１０及びＰＳＧ膜５はＨＦ系溶液で除去する。
１０21ｃｍ-3のＢＳＧ膜１０を全面に約１００ｎｍの厚
さに堆積する。次で基板温度３００〜４００℃，３５０
Ｗ出力で１時間の水素プラズマ処理を施し、次で６５０
〜７５０℃で５〜３０分間熱処理し、Ｎウェル内にソー
ス７Ａ及びドレイン８Ａを形成する。次でこれらのＢＰ
ＳＧ膜１０及びＰＳＧ膜５はＨＦ系溶液で除去する。
【００３２】このようにして形成されるソース及びドレ
インの接合の深さＸｊは約２０ｎｍである。ソース及び
ドレインの拡散層が浅すぎてコンタクト電極が形成でき
ない場合は、ソース，ドレインの一部をイオン注入によ
り深くしてもよい。
インの接合の深さＸｊは約２０ｎｍである。ソース及び
ドレインの拡散層が浅すぎてコンタクト電極が形成でき
ない場合は、ソース，ドレインの一部をイオン注入によ
り深くしてもよい。
【００３３】
【発明の効果】以上説明したように本発明は、半導体基
板上に不純物を含む酸化膜を選択的に形成したのち、水
素プラズマ処理と熱処理とを施すことにより、低温で再
現性及び制御性よくＭＯＳトランジスタの浅い領域に不
純物を拡散させることができるという効果がある。
板上に不純物を含む酸化膜を選択的に形成したのち、水
素プラズマ処理と熱処理とを施すことにより、低温で再
現性及び制御性よくＭＯＳトランジスタの浅い領域に不
純物を拡散させることができるという効果がある。
【図１】本発明の第１の実施例を説明する為の半導体チ
ップの断面図。
ップの断面図。
【図２】本発明の第３の実施例を説明する為の半導体チ
ップの断面図。
ップの断面図。
【図３】従来例を説明する為の半導体チップの断面図。
【図４】他の従来例を説明する為の半導体チップの断面
図。
図。
１ Ｓｉ基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ＰＳＧ膜 ５Ａ サイドウォール ６ ＢＦ2 + ７，７Ａ ソース ８，８Ａ ドレイン ９Ａ ソースコンタクト領域 ９Ｂ ドレインコンタクト領域 １０ ＢＳＧ膜 １０Ａ サイドウォール １１ Ｎウエル １２ Ｐウエル １３ サイドウォール
Claims (3)
- 【請求項１】 シリコン基板上に不純物を含む酸化膜を
選択的に形成する工程と、前記シリコン基板に水素プラ
ズマ処理と熱処理とを施し前記酸化膜から不純物を拡散
させる工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項２】 シリコン基板上に一定の厚さの酸化膜を
形成したのち不純物を含む酸化膜を選択的に形成する工
程と、前記シリコン基板に水素プラズマ処理と熱処理と
を施し前記酸化膜から不純物を拡散させる工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 不純物を含む酸化膜はＰＳＧ膜又はＢＳ
Ｇ膜である請求項１又は請求項２記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32757594A JPH08186082A (ja) | 1994-12-28 | 1994-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32757594A JPH08186082A (ja) | 1994-12-28 | 1994-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186082A true JPH08186082A (ja) | 1996-07-16 |
Family
ID=18200596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32757594A Pending JPH08186082A (ja) | 1994-12-28 | 1994-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186082A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1994
- 1994-12-28 JP JP32757594A patent/JPH08186082A/ja active Pending
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| A02 | Decision of refusal |
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