JP5716750B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5716750B2
JP5716750B2 JP2012536204A JP2012536204A JP5716750B2 JP 5716750 B2 JP5716750 B2 JP 5716750B2 JP 2012536204 A JP2012536204 A JP 2012536204A JP 2012536204 A JP2012536204 A JP 2012536204A JP 5716750 B2 JP5716750 B2 JP 5716750B2
Authority
JP
Japan
Prior art keywords
storage box
nitrogen
silicon wafer
semiconductor device
silica source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012536204A
Other languages
English (en)
Other versions
JPWO2012042856A1 (ja
Inventor
秀直 栗林
秀直 栗林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2012536204A priority Critical patent/JP5716750B2/ja
Publication of JPWO2012042856A1 publication Critical patent/JPWO2012042856A1/ja
Application granted granted Critical
Publication of JP5716750B2 publication Critical patent/JP5716750B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/8611Planar PN junction diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66015Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66022Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6603Diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Formation Of Insulating Films (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

この発明は、半導体装置の製造方法に係わり、特に、ダイオードのライフタイムを制御するための白金の拡散方法に関する。
pinダイオード500は、インバータ回路のフリーホイーリングダイオードなどに多用され、高周波動作ができるようにライフタイムが制御されている。
このライフタイムの制御は、金や白金などの重金属の拡散、電子線照射およびプロトン照射などによって行なわれる。このライフタイムが、シリコンウェハ60内やシリコンウェハ60間でばらつくと、pinダイオード500のオン電圧や漏れ電流および逆回復特性などの素子特性にバラツキが生じて、良品率を低下させる。
図10は、pinダイオード500の断面構造である。pinダイオード500は、n層51と、n層51上に配置されるn層52と、n層52上に配置されるp層53と、周囲に配置されるガードリングなどの耐圧構造54と、アノード電極55およびカソード電極56からなる。また、表面には耐圧構造54上とp層53の外周端上を被覆する絶縁膜57(酸化膜)が形成されている。また、ライフタイムを制御するために、白金67が拡散されている。
図11は、シリコンウェハ60に白金を拡散するときの工程フロー図である。
まず、図12A及び図12Bに示すように、pinダイオード500を構成するアノード層となるp層53、ドリフト層となるn層52、カソード層となるn層51およびガードリングなどの耐圧構造54および絶縁膜57が形成されたシリコンウェハ60の表面にレジスト膜61を塗布・硬化させた後、裏面をフッ化水素酸(HF)溶液ですでに形成されている自然酸化膜62を除去する(工程1)。
つぎに、図13に示すように、複数のシリコンウェハ60をカセット63に収納し、そのカセット63を水65の入った水槽64に浸漬し攪拌してシリコンウェハ60を洗浄する(工程2)。
つぎに、シリコンウェハ60が収納されたカセット63をスピン乾燥機にセットして、シリコンウェハ60をスピン乾燥する(工程3)。このスピン乾燥はバッチ式である。
つぎに、乾燥したシリコンウェハ60はカセット63に収納されたまま大気中で保管され次工程に入るまで待機する(工程4)。保管されたカセット63は複数あり、次工程へ順次送られる。
つぎに、カセット63はシリカ源塗布装置へ1個ずつ搬送され(工程5)、図14A及び図14Bに示すように、白金を含有したシリカ源66をシリコンウェハ60の裏面に1枚ずつ塗布する(工程6)。このシリカ源塗布は枚葉式である。1個のカセット63が終了した後、つぎのカセット63がシリカ源塗布装置に搬送される。そのため、最後のカセット63に収納されたシリコンウェハ60は長時間(1時間程度)大気に晒されることになる。そのため、保管時間(待機時間)が長くなるほど、自然酸化膜は成長して厚くなる。尚、シリカ源66は白金を0.1重量%〜10重量%含有したペーストである。
つぎに、シリカ源66を塗布した後、シリコンウェハ60を恒温槽に搬送し、シリカ源を硬化させる(工程6)。
つぎに、図15A及び図15Bに示すように、シリコンウェハ60の表面のレジスト膜61を除去した後、裏面がシリカ源66で被覆がされたシリコンウェハ60を拡散炉にセットし、800℃以上(例えば、950℃程度)の温度でシリカ源66の白金67をシリコンウェハ60内に拡散する(工程7)。この拡散により、白金67はn層51およびn層52の全体に分布する。
つぎに、シリコンウェハ60を拡散炉から取り出し、シリカ源66を除去し、シリコンウェハ60内に形成されたダイオードの電極(アノード電極55、カソード電極56)付けをする(工程8)。
つぎに、ウェハ状態でダイオードのオン電圧、漏れ電流、耐圧などの素子特性を測定する(工程9)。
つぎに、規定値から外れたチップには印を付け、チップ化した時に不良として選別し、良品のpinダイオード500が完成する(工程10)。
また、特許文献1には、pinダイオードの製法で、シリコン露出地に白金を含む材料を塗布し、高温で熱処理することで白金を拡散させて、ライフタイムを制御する方法が記載されている。また、N型の半導体基板上に不純物濃度が低いN型の半導体層をエピタキシャル成長させ、その表面に所望のパターンの酸化膜を形成し、それをマスクとしてイオン注入により活性領域エッジ部およびガードリング領域を形成する。そして、活性領域を形成する部分を露出させ、その状態で半導体基板の裏面に白金を含有したペーストを塗布して白金を熱拡散させる。それによって、半導体層の活性領域の表面近傍がP型に反転し、反転領域が浅く形成される。最後に、表面電極および裏面電極を形成することで、高速でかつ十分なソフトリカバリー特性を具えたダイオードを構成する半導体装置が製造できることが記載されている。
また、特許文献2には、ダイオードのライフタイム制御として金を導入するときに、弗酸にて酸化膜を除去し水洗・乾燥すると、極めて薄い酸化膜(自然酸化膜)が形成され金が拡散されず、ライフタイム分布が不均一となり特性にバラツキが生じることが記載されている。この自然酸化膜を除去することでバラツキが軽減される。
また、特許文献3には、半導体基板の洗浄において、窒素雰囲気にすることで自然酸化膜の形成が抑制されることが記載されている。
前記の図11の製造方法において、シリコンウェハ60を乾燥した後、シリカ源66を塗布するまでの間、シリコンウェハ60は大気に晒される。その晒される時間は後で処理されるカセット63ほど長くなる。
これは、シリコンウェハ60の乾燥がバッチ式でありカセット63で一括処理されるのに対して、シリカ源66の塗布はウェハを1枚ずつ処理する枚葉式であるため、シリカ源66が塗布されるまでに待機時間が生ずる。
そのため、シリカ源塗布が早く行なわれたカセット63ではシリコンウェハ60に形成される自然酸化膜は薄く、シリカ源塗布が遅く行なわれたカセット63ではシリコンウェハ60に形成される自然酸化膜は厚くなる。
図16は、シリコンウェハが大気に晒された時間とオン電圧の関係を示す図である。図16からオン電圧は大気に晒された時間に対して直線的に低下する。これは、大気に晒された時間が長くなると、自然酸化膜の厚みが厚くなり、シリコンウェハ60内に拡散される白金67の量が小さくなるためである。最初のカセット63のシリコンウェハ60のオン電圧は高く、最後のカセット63のシリコンウェハ60のオン電圧は低くなる。つまり、オン電圧にバラツキが生じることになる。ここでオン電圧とは、ダイオードに一定の純方向電流(例えば定格電流)を流したときの、アノード電極およびカソード電極間の電圧降下の値である。
図17は、オン電圧のバラツキを示す図である。縦軸は頻度であり横軸はオン電圧である。図17から、オン電圧は2.57V〜2.69Vの範囲にばらつく。
オン電圧のバラツキが大きいので、規格値から外れるダイオードが発生し、良品率を低下させる。
また、下記各特許文献において、シリコンウェハに形成された自然酸化膜を除去した後、自然酸化膜が再度成長するのを抑制するために、大量の窒素雰囲気にある保管箱でシリコンウェハを一旦保管した後、ライフタイムキラーとなる重金属を熱拡散する製造方法については記載されていない。
特開2002−231968号公報 特開昭55−44772号公報 特開2007−88398号公報
この発明の目的は、前記の課題を解決して、オン電圧などの素子特性のバラツキを小さくできる半導体装置の製造方法を提供することにある。
発明は、半導体ウェハに形成された自然酸化膜を除去した後に、前記半導体ウェハを保管雰囲気が窒素を流す窒素雰囲気である保管箱にて保管し、続いて重金属を含むシリカ源を前記半導体ウェハの上面もしくは下面に塗布してから前記シリカ源を硬化し、続いて前記半導体ウェハを熱処理する半導体装置の製造方法において、前記保管することにおいて、前記保管箱の内部の気圧が大気圧であり、前記保管箱は前記窒素の流入口および吹出口をそれぞれ備え、前記窒素雰囲気では、前記窒素が、前記保管箱の前記流入口から該保管箱の内部に30リットル/分以上で流れているとともに前記吹出口から前記保管箱の外部へ流れ出ており、前記半導体ウェハを前記窒素雰囲気にて保管する時間が10分以上であることを特徴とする半導体装置の製造方法を提供する。
前記窒素雰囲気では、前記窒素が100リットル/分以上で流れており且つ前記半導体ウェハを窒素雰囲気にて保管する時間が20分以上であることが好ましい。
前記流入口および前記吹出口は、前記保管箱の互いに向かい合う面にそれぞれ備えることができ、また、前記流入口および前記吹出口には、前記窒素の流れを制御するバルブを備えることができる。
前記熱処理により、前記シリカ源に含まれる重金属を半導体ウェハの全体に拡散させて、ライフタイムを制御することができる。
また、前記シリカ源に含まれる重金属が白金もしくは金であることが好ましく、ここで、前記シリカ源に含有される白金もしくは金の含有濃度が0.1重量%〜10重量%であることが好ましい。
図1は、この発明の一実施例の半導体装置100の製造方法を示す工程フロー図である。 図2Aは、シリコンウェハの断面図である。 図2Bは、図2Aの要部を拡大して詳細に表わす断面図である。 図3は、水洗している様子を示す図である。 図4は、カセットを保管した保管箱の図である。 図5Aは、シリコンウェハにシリカ源を塗布した断面図である。 図5Bは、図5Aの要部を拡大して詳細に表わす断面図である。 図6Aは、シリコンウェハに白金を拡散した断面図である。 図6Bは、図6Aの要部を拡大して詳細に表わす断面図である。 図7は、図1の製造方法で製造した半導体装置100(pinダイオード)の断面構造である。 図8は、オン電圧のバラツキを示す図である。 図9は、窒素雰囲気での保管時間とオン電圧の関係を示す図である。 図10は、pinダイオード500の断面構造である。 図11は、pinダイオード500の従来の製造方法を示す工程フロー図である。 図12Aは、シリコンウェハの断面図である。 図12Bは、図12Aの要部を拡大して詳細に表わす断面図である。 図13は、水洗している様子を示す図である。 図14Aは、シリコンウェハにシリカ源を塗布した断面図である。 図14Bは、図14Aの要部を拡大して詳細に表わす断面図である。 図15Aは、シリコンウェハに白金を拡散した断面図である。 図15Bは、図15Aの要部を拡大して詳細に表わす断面図である。 図16は、大気中での保管時間とオン電圧の関係を示す図である。 図17は、従来のpinダイオードのオン電圧のバラツキを示す図である。
実施の形態を以下の実施例で説明する。以下では、半導体ウェハをシリコンウェハとするが、シリコンでなくても構わず、例えばシリコンカーバイド(SiC)、あるいは窒化ガリウム(GaN)などの半導体がある。
図1は、この発明の一実施例の半導体装置の製造方法を示す工程フロー図である。この半導体装置は、例えば、白金拡散したpinダイオード100である。また、従来の工程と異なるのは工程4であり、シリコンウェハを乾燥させた後のシリコンウェハの保管を大気中で行なうのではなく大量の窒素を流した(30リットル/分以上)窒素雰囲気の保管箱16で行なう点である。その他の工程は従来の工程と同じである。
まず、図2A及び図2Bに示すように、pinダイオード100を構成するアノード層となるp層3、ドリフト層(i層)となるn層2、カソード層となるn層1およびガードリングなどの耐圧構造4が形成され、絶縁膜7(酸化膜)が耐圧構造4上とp層3の外周端上を被覆するように形成されたシリコンウェハ10の表面にレジスト膜11を塗布・硬化させた後、すでにシリコンウェハ10の裏面に形成されている自然酸化膜12をフッ化水素酸(HF)溶液にて除去する(工程1)。
つぎに、図3に示すように、複数のシリコンウェハ10をカセット13に収納し、そのカセット13を水15の入った水槽14に浸漬し攪拌してシリコンウェハ10を洗浄する(工程2)。
つぎに、シリコンウェハ10が収納されたカセット13をスピン乾燥機にセットして、シリコンウェハ10をスピン乾燥する(工程3)。このスピン乾燥はバッチ式である。
つぎに、スピン乾燥機から図4に示す保管箱(デシケータ)16にシリコンウェハ10が収納された複数のカセット13を移動し、保管箱16で一緒に保管され次工程に入るまで待機する。保管箱16の構成は、例えばアクリル樹脂製の蓋16aおよび本体16bを、その接合面にOリング(図示せず)を介して密閉する。保管箱16の一方の側面(図4の紙面の左側)にはバルブからなる流入口21と、同じく対面の側面にはバルブからなる吹出口22が備えられている。保管箱16には、流入口21から30リットル/分以上(好ましくは、100リットル/分以上)の窒素17が流れており、吹出口22から保管箱16の外部へ流れ出ている。保管箱16にてシリコンウェハ10を保管するときには、蓋16aと本体16bが密閉されているので、大量の窒素17を保管箱16の内部に十分多く流すことができる。このように窒素を流すことで、酸素濃度が十分小さい(例えば1%以下)窒素雰囲気にてシリコンウェハ10を保管することができる。またシリコンウェハ10の保管時間(待機時間)は10分未満でもよいが、好ましくは10分以上がよい(工程4)。保管されたカセット13は複数あり、順次工程5へ送られる。
つぎに、カセット13はシリカ源塗布装置へ1個ずつ搬送され(工程5)、図5A及び図5Bに示すように、白金を含有したシリカ源18をシリコンウェハ10の裏面に1枚づつ塗布する(工程6)。このとき裏面は上側にする。このシリカ源塗布は枚葉式である。1個のカセット13分のシリコンウェハ10への塗布が終了した後、つぎのカセット13がシリカ源塗布装置に搬送される。そのため、最後のカセット13に収納されたシリコンウェハ10は長時間(例えば、1時間程度)待機状態にあるが、窒素17が大量に流れている保管箱16にシリコンウェハ10は入っているので、大気に晒される時間は保管箱16からカセット13を取り出す短い時間である。そのため、自然酸化膜の成長は抑制される。尚、シリカ源18は白金を0.1重量%〜10重量%含有したペーストである。この白金の含有量が0.1重量%未満になると導入量が少な過ぎて良好なダイオード特性が得られなくなる。また、10重量%を超えると、結晶欠陥が多発して、やはり良好なダイオード特性が得られなくなる。また、この白金の含有量は略1重量%が好ましい。
つぎに、シリカ源18を塗布した後、シリコンウェハ10を恒温槽に搬送し、シリカ源18を硬化させる(工程6)。
つぎに、図6A及び図6Bに示すように、シリコンウェハ10の表面のレジスト膜11を除去した後、裏面がシリカ源18で被覆がされたシリコンウェハ10を拡散炉にセットし、800℃以上(例えば、950℃程度)の高温でシリカ源18の白金19をシリコンウェハ10内に拡散する(工程7)。
つぎに、シリコンウェハ10を拡散炉から取り出し、シリカ源18を除去し、シリコンウェハ10内に形成されたダイオードに電極(アノード電極5、カソード電極6)付けをする(工程8)。
つぎに、ウェハ状態でダイオードのオン電圧、漏れ電流、耐圧などの素子特性を測定する(工程9)。
つぎに、規定値から外れたチップには印を付け、チップ化した時に選別して、本発明の半導体装置100である、図7に示すような良品のダイオードが完成する(工程10)。
工程4において、保管箱16に流す窒素17の流量を30リットル/分以上(好ましくは、100リットル/分以上)と大量にすることで、保管箱16の蓋16aを開けてカセット13の出し入れをした場合でも、常に窒素17の雰囲気でシリコンウェハ10を待機させることができる。その結果、待機時間(保管時間)に関係なくシリコンウェハ10に形成される自然酸化膜は薄い厚さに保持される。また、保管時間を10分以上(好ましくは20分以上)とすると、自然酸化膜の厚さは薄く一定に保持されるので、オン電圧などの素子特性のバラツキはさらに小さくなる。
図8は、オン電圧のバラツキを示す図である。この図はオン電圧のヒストグラムであり、横軸はオン電圧であり、縦軸は頻度(個数)である。保管条件は、窒素の流量を100リットル/分、保管時間を20分以上とした。オン電圧のバラツキは2.60V〜2.63Vの範囲であり、従来のバラツキ幅の25%となるので、オン電圧のバラツキ幅を大幅に小さくできる。これは、窒素の流量を30リットル/分、保管時間10分以上とした場合もほぼ同じバラツキである。また、窒素の流量を30リットル/分、保管時間なしの場合も従来の図17のオン電圧のバラツキと比べると小さくなる。その結果、良品率は向上する。尚、保管時間は待機時間に相当する。
図9は、窒素雰囲気での保管時間とオン電圧の関係を示す図である。図1の工程で保管条件を変えて実験したデータである。縦軸はオン電圧、横軸は保管時間である。また、保管箱16に流す窒素17の流量は、10リットル/分、30リットル/分、100リットル/分の3種類とした。30リットル/分および100リットル/分の場合、保管時間が10分を超えるとオン電圧の低下は急速に抑えられる。このことは、自然酸化膜の成長が10分を超えると飽和傾向となるためである。流量が少ない10リットル/分の場合は、前記の流量の場合と比べてオン電圧の低下の割合が大きく、そのためオン電圧のバラツキは大きくなる。また、オン電圧の低下が抑えられる保管時間の条件は20分以上となり、30リットル/分の場合よりも遅くなる。
前記したように、窒素17の流量が大きくなると、オン電圧の低下が小さくなる。これは保管箱16からシリコンウェハ10を取り出す際に窒素17と置換される大気(酸素)の量が、窒素17の流量を増やすにつれて減少するためである。このオン電圧の低下が小さいということは、シリコンウェハ10間でのダイオードのオン電圧のバラツキが小さくなるということである。
前記のことから、シリカ源塗布前にシリコンウェハ10を窒素17の流量が30リットル/分以上流入する保管箱16で保管することで、自然酸化膜の成長が抑制されて、オン電圧のバラツキを小さくすることができる。
また、保管時間を10分以上とすることで、自然酸化膜の成長が飽和し(停止され)、オン電圧の保管時間による依存性が極めて小さくなる。その結果、素子特性のバラツキを一層小さくすることができる。
しかし、量産においては、前記の実験を踏まえ、保管条件のバラツキなどを考慮して、保管条件は窒素17の流量が100リットル/分以上、保管時間が20分以上となるようにするとよい。その結果が、前記の図8に示すように、オン電圧のバラツキを極めて小さくすることができる。また、窒素17の流量の上限の目安は、例えば1000リットル/分ではあるが、これより高い流量でも構わない。保管時間の上限については、前述の図9のように保管時間が20分以上であればオン電圧のバラツキは抑えられるので、特に無いものの、保管時間が120分より短ければ、全ての工程のリードタイムの増加の影響は少なくて済む。
保管箱16の形状等は、図4に示したものには限らない。要は、蓋16aと本体16bが、外気が保管箱16の内部に入らないように密閉されていて、窒素17などの置換ガスの流入口21と吹出口22が備えられていればよい。この流入口21または吹出口22については、バルブの開閉にて置換ガスの流れの方向を制御できることが好ましい。保管箱16の材質についても、例えば蓋16aおよび本体16bが、アクリル等の樹脂の他に、ステンレスを主として構成されていてもよいし、ガラスを主として構成されていてもよい。また、シリコンウェハ10の入ったカセット13の出し入れをする部分が、蓋16aではなく、保管箱16の側面に形成された扉であっても勿論構わない。また、蓋もしくは扉の密閉性を高めるために、パチン錠(Draw Latch)などを用いて本体に締め付けても良い。
さらに置換ガスについては、酸素の含有量が十分小さく、且つ湿度も低いことが重要で、例えば本発明の実施例の窒素17の他に、ヘリウム、アルゴンといった不活性ガス、あるいはこれらの組み合わせであっても構わない。
また、保管箱16の内部の気圧を大気圧よりも減圧しても良い。ただし、ウェハの出し入れの際は、保管箱16の内部の気圧を大気圧に戻して、埃やパーティクルなどが保管箱16に流入しないようにする。
一方、本発明の実施例では、シリコンウェハ10を窒素雰囲気の保管箱16にて保管するとしたが、保管箱16は必ずしも必要ではなく、保管雰囲気が窒素雰囲気であればよい。例えば、シリコンウェハ10の自然酸化膜12をフッ化水素酸(HF)溶液にて除去し、水15でシリコンウェハ10を洗浄してからスピン乾燥機にて乾燥後、スピン乾燥機からシリカ源18を塗布する塗布装置までシリコンウェハ10を搬送する。このとき、シリコンウェハ10を載せたカセット13をベルトコンベアによる搬送装置にて搬送するようにし、この搬送装置の内部に30リットル/分以上の流量で窒素を流して窒素雰囲気とする。そしてスピン乾燥機と搬送装置の間および搬送装置とシリカ源塗布装置の間の空間も窒素雰囲気とする。そして搬送装置でのシリコンウェハ10の搬送時間を、10分以上とする。こうすることで、保管箱16を用いることなく、シリコンウェハ10を全て窒素雰囲気にて10分以上保管することと同様の効果を奏することができる。
上で説明した実施例はダイオードのライフタイム制御に本発明を適用したものであるが、本発明はさらに、ダイオードではなく多数キャリアデバイスである絶縁ゲート型トランジスタ(MOSFET)、あるいは少数キャリアデバイスである絶縁ゲート型バイポーラトランジスタ(IGBT)、あるいはサイリスタやゲートターンオフサイリスタのライフタイム制御でも同様に適用できる。例えばMOSFETは良く知られているように、寄生ダイオードを内蔵しており、この寄生ダイオードが逆回復動作することがある。この逆回復動作を高速化するために白金や金などの重金属を導入してライフタイム制御をすることがある。この重金属(例えば白金)をMOSFETの裏面(ドレイン側)から導入する工程において、本発明の方法を用いれば、ライフタイムのバラつきが小さく、内蔵ダイオードの順電圧降下や逆回復時間などの電気的特性のバラつきが小さいMOSFETを製造することができる。
また、上で説明した実施例は、ライフタイムキラーとして白金を使用した例であるが、金の場合にも本発明を適用することで、同様の効果を得ることができる。
1,51 n
2,52 n層
3,53 p層
4,54 耐圧構造
5,55 アノード電極
6,56 カソード電極
7,57 絶縁膜
10,60 シリコンウェハ
11,61 レジスト膜
12,62 自然酸化膜
13,63 カセット
14,64 水槽
15,65 水
16 保管箱
16a 蓋
16b 本体
17 窒素
18,66 シリカ源
19,67 白金
21 流入口
22 吹出口

Claims (7)

  1. 半導体ウェハに形成された自然酸化膜を除去した後に、前記半導体ウェハを保管雰囲気が窒素を流す窒素雰囲気である保管箱にて保管し、
    続いて重金属を含むシリカ源を前記半導体ウェハの上面もしくは下面に塗布してから前記シリカ源を硬化し、
    続いて前記半導体ウェハを熱処理する半導体装置の製造方法において、
    前記保管することにおいて、
    前記保管箱の内部の気圧が大気圧であり、
    前記保管箱は前記窒素の流入口および吹出口をそれぞれ備え、
    前記窒素雰囲気では、前記窒素が、前記保管箱の前記流入口から該保管箱の内部に30リットル/分以上で流れているとともに前記吹出口から前記保管箱の外部へ流れ出ており、
    前記半導体ウェハを前記窒素雰囲気にて保管する時間が10分以上であることを特徴とする半導体装置の製造方法。
  2. 前記窒素雰囲気では、前記窒素が100リットル/分以上で流れており且つ前記半導体ウェハを前記窒素雰囲気にて保管する時間が20分以上であることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記流入口および前記吹出口は、前記保管箱の互いに向かい合う面にそれぞれ備えられていることを特徴とする請求項1または2に記載の半導体装置の製造方法。
  4. 前記流入口および前記吹出口には、前記窒素の流れを制御するバルブを備えることを特徴とする請求項1乃至請求項3のいずれか一項に記載の半導体装置の製造方法。
  5. 前記シリカ源に含まれる重金属が、白金もしくは金であることを特徴とする請求項1乃至請求項4のいずれか一項に記載の半導体装置の製造方法。
  6. 前記シリカ源に含有される白金もしくは金の含有濃度が0.1重量%〜10重量%であることを特徴とする請求項5に記載の半導体装置の製造方法。
  7. 前記熱処理により、前記シリカ源に含まれる重金属を半導体ウェハの全体に拡散させて、ライフタイムを制御することを特徴とする請求項1乃至請求項6のいずれか一項に記載の半導体装置の製造方法。
JP2012536204A 2010-09-28 2011-09-27 半導体装置の製造方法 Active JP5716750B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012536204A JP5716750B2 (ja) 2010-09-28 2011-09-27 半導体装置の製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010216969 2010-09-28
JP2010216969 2010-09-28
JP2012536204A JP5716750B2 (ja) 2010-09-28 2011-09-27 半導体装置の製造方法
PCT/JP2011/005436 WO2012042856A1 (ja) 2010-09-28 2011-09-27 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPWO2012042856A1 JPWO2012042856A1 (ja) 2014-02-06
JP5716750B2 true JP5716750B2 (ja) 2015-05-13

Family

ID=45892345

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012536204A Active JP5716750B2 (ja) 2010-09-28 2011-09-27 半導体装置の製造方法

Country Status (3)

Country Link
JP (1) JP5716750B2 (ja)
CN (1) CN103155105B (ja)
WO (1) WO2012042856A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6215099B2 (ja) * 2014-03-19 2017-10-18 新電元工業株式会社 メサ型半導体装置の製造方法及びメサ型半導体装置
WO2016010097A1 (ja) * 2014-07-17 2016-01-21 富士電機株式会社 半導体装置および半導体装置の製造方法
CN105895707B (zh) * 2015-01-26 2020-02-07 三垦电气株式会社 半导体装置及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54106168A (en) * 1978-02-09 1979-08-20 Toshiba Corp Manufacture of semiconductor device
JPS5544772A (en) * 1978-09-26 1980-03-29 Mitsubishi Electric Corp Manufacture of semiconductor
JPH08186082A (ja) * 1994-12-28 1996-07-16 Nec Corp 半導体装置の製造方法
JP2002231968A (ja) * 2001-01-31 2002-08-16 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2007088398A (ja) * 2004-12-14 2007-04-05 Realize Advanced Technology Ltd 洗浄装置、この洗浄装置を用いた洗浄システム、及び被洗浄基板の洗浄方法
JP2009141015A (ja) * 2007-12-04 2009-06-25 Ulvac Japan Ltd 基板収容容器及び基板処理方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167035A (ja) * 2003-12-03 2005-06-23 Kansai Electric Power Co Inc:The 炭化珪素半導体素子およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54106168A (en) * 1978-02-09 1979-08-20 Toshiba Corp Manufacture of semiconductor device
JPS5544772A (en) * 1978-09-26 1980-03-29 Mitsubishi Electric Corp Manufacture of semiconductor
JPH08186082A (ja) * 1994-12-28 1996-07-16 Nec Corp 半導体装置の製造方法
JP2002231968A (ja) * 2001-01-31 2002-08-16 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2007088398A (ja) * 2004-12-14 2007-04-05 Realize Advanced Technology Ltd 洗浄装置、この洗浄装置を用いた洗浄システム、及び被洗浄基板の洗浄方法
JP2009141015A (ja) * 2007-12-04 2009-06-25 Ulvac Japan Ltd 基板収容容器及び基板処理方法

Also Published As

Publication number Publication date
CN103155105A (zh) 2013-06-12
CN103155105B (zh) 2016-06-22
JPWO2012042856A1 (ja) 2014-02-06
WO2012042856A1 (ja) 2012-04-05

Similar Documents

Publication Publication Date Title
JP3085272B2 (ja) 炭化けい素半導体装置の熱酸化膜形成方法
JP2011023677A (ja) 化合物半導体エピタキシャルウェハおよびその製造方法
JP2008034652A (ja) 半導体装置及びその製造方法
JP5716750B2 (ja) 半導体装置の製造方法
KR20170127567A (ko) 패시베이션 처리 방법, 반도체 구조의 형성 방법 및 반도체 구조
CN106340448A (zh) SiC功率MOSFET器件栅氧化层的制备方法及SiC功率MOSFET器件
CN111009464A (zh) 一种SiC功率器件芯片栅氧化层的制造方法及功率器件
US20020142500A1 (en) Ultra-thin interface oxidation by ozonated water rinsing for emitter poly structure
JP2014136658A (ja) Iii族窒化物半導体エピタキシャルウェハおよびその製造方法
KR102642227B1 (ko) 베타-산화갈륨 트랜지스터의 안정성 개선 방법
JP2000101081A (ja) GaAsに基づく半導体上に酸化物層を有する素子の製作方法
US11201049B2 (en) Thiourea organic compound for gallium arsenide based optoelectronics surface passivation
JP7024761B2 (ja) 窒化物半導体装置および窒化物半導体装置の製造方法
US20020094699A1 (en) Method for producing a metal oxide semiconductor field effect transistor
US10541131B2 (en) Indium gallium arsenide surface passivation by sulfur vapor treatment
JP5172426B2 (ja) Iii−v族化合物半導体の結晶成長方法
US5214003A (en) Process for producing a uniform oxide layer on a compound semiconductor substrate
KR102712496B1 (ko) 갈륨 산화물 박막의 제조 방법 및 이를 이용한 반도체 소자의 제조 방법
JPH06151304A (ja) 化合物半導体ウェーハ
JP7396922B2 (ja) 窒化物半導体装置の製造方法
KR101846443B1 (ko) 태양전지를 위한 산화막 형성 방법
US20240079478A1 (en) Preparation method of gallium oxide device based on high-temperature annealing technology and gallium oxide device
JP2639376B2 (ja) Iii −v族化合物半導体の成長方法
WO2024132524A1 (en) Shielding structure for a vertical iii-nitride semiconductor device
JPH02192722A (ja) 半導体デバイス材料の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140707

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150217

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150302

R150 Certificate of patent or registration of utility model

Ref document number: 5716750

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250