JP2002231968A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2002231968A JP2002231968A JP2001023985A JP2001023985A JP2002231968A JP 2002231968 A JP2002231968 A JP 2002231968A JP 2001023985 A JP2001023985 A JP 2001023985A JP 2001023985 A JP2001023985 A JP 2001023985A JP 2002231968 A JP2002231968 A JP 2002231968A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- platinum
- semiconductor device
- inversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 186
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims abstract description 134
- 229910052697 platinum Inorganic materials 0.000 claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 26
- 238000009792 diffusion process Methods 0.000 claims description 36
- 238000010438 heat treatment Methods 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 150000002500 ions Chemical class 0.000 claims 1
- 238000011084 recovery Methods 0.000 abstract description 35
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 50
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 238000009826 distribution Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- -1 platinum ions Chemical class 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 高速でかつ十分なソフトリカバリー特性を具
えたダイオードを構成する半導体装置を製造すること。 【解決手段】 Ｎ型の半導体基板２１上に不純物濃度が
低いＮ型の半導体層２２をエピタキシャル成長させ、そ
の表面に所望のパターンの酸化膜を形成し、それをマス
クとしてイオン注入により活性領域エッジ部２８および
ガードリング領域２４を形成する。そして、活性領域を
形成する部分を露出させ、その状態で半導体基板２１の
裏面に白金を含有したペーストを塗布して白金を熱拡散
させる。それによって、半導体層２２の活性領域の表面
近傍がＰ型に反転し、反転領域２３が浅く形成される。
最後に、表面電極２６および裏面電極２７を形成する。
えたダイオードを構成する半導体装置を製造すること。 【解決手段】 Ｎ型の半導体基板２１上に不純物濃度が
低いＮ型の半導体層２２をエピタキシャル成長させ、そ
の表面に所望のパターンの酸化膜を形成し、それをマス
クとしてイオン注入により活性領域エッジ部２８および
ガードリング領域２４を形成する。そして、活性領域を
形成する部分を露出させ、その状態で半導体基板２１の
裏面に白金を含有したペーストを塗布して白金を熱拡散
させる。それによって、半導体層２２の活性領域の表面
近傍がＰ型に反転し、反転領域２３が浅く形成される。
最後に、表面電極２６および裏面電極２７を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にｐｎ接合を利用した整流素子
用の半導体装置およびその製造方法に関する。
その製造方法に関し、特にｐｎ接合を利用した整流素子
用の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】一般に、高周波スイッチングに用いられ
る半導体装置として、高速リカバリーダイオードが公知
である。このダイオードは、Ｐ型の半導体領域とＮ型の
半導体領域とのｐｎ接合を有し、ライフタイムキラーと
して白金等の重金属を拡散させることによってキャリア
のライフタイムを短くしたものである。
る半導体装置として、高速リカバリーダイオードが公知
である。このダイオードは、Ｐ型の半導体領域とＮ型の
半導体領域とのｐｎ接合を有し、ライフタイムキラーと
して白金等の重金属を拡散させることによってキャリア
のライフタイムを短くしたものである。
【０００３】図２１は、従来の高速リカバリーダイオー
ドの構成を示す縦断面図である。このダイオードは、Ｎ
型の半導体基板１１、半導体基板１１よりもキャリア濃
度が低いＮ型の半導体層１２、Ｐ型の活性領域１３、Ｐ
型のガードリング領域１４、酸化膜１５、表面電極１６
および裏面電極１７を有する。
ドの構成を示す縦断面図である。このダイオードは、Ｎ
型の半導体基板１１、半導体基板１１よりもキャリア濃
度が低いＮ型の半導体層１２、Ｐ型の活性領域１３、Ｐ
型のガードリング領域１４、酸化膜１５、表面電極１６
および裏面電極１７を有する。
【０００４】半導体層１２は半導体基板１１上にエピタ
キシャル成長により形成される。活性領域１３およびガ
ードリング領域１４は、半導体層１２上に積層された酸
化膜をパターニングし、それをマスクとしてＰ型の不純
物をイオン注入することにより形成される。そのイオン
注入後の熱処理によって半導体層１２の表面は再び酸化
膜１５で被覆されるが、その酸化膜１５の一部を除去し
て活性領域１３を露出させ、白金の熱拡散後に活性領域
１３上に表面電極１６が形成される。裏面電極１７は半
導体基板１１の裏面に形成される。
キシャル成長により形成される。活性領域１３およびガ
ードリング領域１４は、半導体層１２上に積層された酸
化膜をパターニングし、それをマスクとしてＰ型の不純
物をイオン注入することにより形成される。そのイオン
注入後の熱処理によって半導体層１２の表面は再び酸化
膜１５で被覆されるが、その酸化膜１５の一部を除去し
て活性領域１３を露出させ、白金の熱拡散後に活性領域
１３上に表面電極１６が形成される。裏面電極１７は半
導体基板１１の裏面に形成される。
【０００５】ところで、近時、上述した構成のダイオー
ドは力率改善回路（ＰＦＣ回路）に用いられることがあ
る。一般に、この用途で使用されるダイオードには、逆
回復電流が小さく、かつ逆回復時の逆方向電流のピーク
値を過ぎてからの電流減衰率が小さいというソフトリカ
バリー特性が要求される。その理由は、逆回復電流が大
きいと力率改善回路にスイッチング素子として設けられ
るＭＯＳトランジスタ等のターンオン損失の増大や素子
温度の上昇を招き、その減衰率が大きいと大きな電圧ノ
イズが発生し、それが電源電圧に重畳されてダイオー
ド、およびＭＯＳトランジスタ等に印加されることによ
って、素子の破壊や、回路の誤動作を招くからである。
ドは力率改善回路（ＰＦＣ回路）に用いられることがあ
る。一般に、この用途で使用されるダイオードには、逆
回復電流が小さく、かつ逆回復時の逆方向電流のピーク
値を過ぎてからの電流減衰率が小さいというソフトリカ
バリー特性が要求される。その理由は、逆回復電流が大
きいと力率改善回路にスイッチング素子として設けられ
るＭＯＳトランジスタ等のターンオン損失の増大や素子
温度の上昇を招き、その減衰率が大きいと大きな電圧ノ
イズが発生し、それが電源電圧に重畳されてダイオー
ド、およびＭＯＳトランジスタ等に印加されることによ
って、素子の破壊や、回路の誤動作を招くからである。
【０００６】そこで、図２１に示す従来のｐｎ接合ダイ
オードでは、白金拡散条件の制御によりキャリアのライ
フタイムを短くすることによって逆回復電流の低減を図
っている。しかし、ダイオードの順方向電圧と逆回復電
流とはトレードオフの関係にあり、順方向電圧の情報を
招く。さらに白金拡散条件制御だけでは逆回復時の逆方
向電流の減衰率は小さくならないため、十分にソフトリ
カバリー化が達成されているとはいえない。そこで、白
金濃度に加え、半導体層１２の厚さをとアノードキャリ
ア濃度を最適化することがおこなわれているが、半導体
層１２の厚さを増すと順方向電圧増加を招き、トレード
オフは悪化する。。
オードでは、白金拡散条件の制御によりキャリアのライ
フタイムを短くすることによって逆回復電流の低減を図
っている。しかし、ダイオードの順方向電圧と逆回復電
流とはトレードオフの関係にあり、順方向電圧の情報を
招く。さらに白金拡散条件制御だけでは逆回復時の逆方
向電流の減衰率は小さくならないため、十分にソフトリ
カバリー化が達成されているとはいえない。そこで、白
金濃度に加え、半導体層１２の厚さをとアノードキャリ
ア濃度を最適化することがおこなわれているが、半導体
層１２の厚さを増すと順方向電圧増加を招き、トレード
オフは悪化する。。
【０００７】
【発明が解決しようとする課題】ライフタイムキラーと
して白金を拡散させたｐｎ接合ダイオードでは、白金が
ダイオードの表面近傍の深さ数μｍの領域にパイルアッ
プして存在するため、それよりも深いｐｎ接合近傍にお
いては白金による効果が十分に発揮されない。そのた
め、上述したトレードオフの改善は不十分であり、ソフ
トリカバリー特性が余り改善されないという問題点があ
る。ｐｎ接合近傍において白金による効果を十分に発揮
させるため、白金の注入量を増やすことが考えられる。
しかし、その場合には、Ｎ型の半導体層が高抵抗化する
だけでなく、Ｐ型の活性領域で白金濃度が高くなりすぎ
て欠陥が増加し、リーク電流が増えるという不具合を引
き起こす。
して白金を拡散させたｐｎ接合ダイオードでは、白金が
ダイオードの表面近傍の深さ数μｍの領域にパイルアッ
プして存在するため、それよりも深いｐｎ接合近傍にお
いては白金による効果が十分に発揮されない。そのた
め、上述したトレードオフの改善は不十分であり、ソフ
トリカバリー特性が余り改善されないという問題点があ
る。ｐｎ接合近傍において白金による効果を十分に発揮
させるため、白金の注入量を増やすことが考えられる。
しかし、その場合には、Ｎ型の半導体層が高抵抗化する
だけでなく、Ｐ型の活性領域で白金濃度が高くなりすぎ
て欠陥が増加し、リーク電流が増えるという不具合を引
き起こす。
【０００８】本発明は、上記問題点に鑑みてなされたも
のであり、高速でかつ十分なソフトリカバリー特性を具
えたダイオードを構成する半導体装置およびその製造方
法を提供することを目的とする。
のであり、高速でかつ十分なソフトリカバリー特性を具
えたダイオードを構成する半導体装置およびその製造方
法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１導電型の半導体領域に白金をドープ
することにより、その半導体領域の酸化膜で被われてい
ない表面近傍部分を第２導電型に反転させ、その第２導
電型の反転領域と第１導電型の半導体領域とでｐｎ接合
を形成するようにしたものである。ｐｎ接合の深さは、
白金を熱拡散させる際の温度および時間を制御すること
により調節する。
め、本発明は、第１導電型の半導体領域に白金をドープ
することにより、その半導体領域の酸化膜で被われてい
ない表面近傍部分を第２導電型に反転させ、その第２導
電型の反転領域と第１導電型の半導体領域とでｐｎ接合
を形成するようにしたものである。ｐｎ接合の深さは、
白金を熱拡散させる際の温度および時間を制御すること
により調節する。
【００１０】この発明によれば、白金のドープによって
できた第２導電型の反転領域と第１導電型の半導体領域
とによりｐｎ接合部が形成されるため、従来よりもｐｎ
接合部が浅くなり、ｐｎ接合部の位置と白金が有効に作
用する位置とが一致する。
できた第２導電型の反転領域と第１導電型の半導体領域
とによりｐｎ接合部が形成されるため、従来よりもｐｎ
接合部が浅くなり、ｐｎ接合部の位置と白金が有効に作
用する位置とが一致する。
【００１１】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。なお、以下の説
明では、第１導電型をＮ型、第２導電型をＰ型とし、た
とえばシリコンでできた半導体とする。
いて図面を参照しつつ詳細に説明する。なお、以下の説
明では、第１導電型をＮ型、第２導電型をＰ型とし、た
とえばシリコンでできた半導体とする。
【００１２】実施の形態１．図１は、本発明の実施の形
態１にかかる半導体装置の構造を示す縦断面図である。
この半導体装置は、Ａｓ（ヒ素）ドープのＮ型の半導体
基板２１、Ｐ（リン）ドープのＮ型の半導体層２２、Ｐ
型の反転領域２３、Ｐ型のガードリング領域２４、酸化
膜２５、表面電極２６、裏面電極２７および活性領域エ
ッジ部２８を有する。たとえば半導体基板２１の厚さは
３００μｍであり、その不純物濃度は２×１０19ｃｍ-3
である。また、たとえば半導体層２２の厚さは６０μｍ
であり、その不純物濃度は２×１０14ｃｍ-3である。
態１にかかる半導体装置の構造を示す縦断面図である。
この半導体装置は、Ａｓ（ヒ素）ドープのＮ型の半導体
基板２１、Ｐ（リン）ドープのＮ型の半導体層２２、Ｐ
型の反転領域２３、Ｐ型のガードリング領域２４、酸化
膜２５、表面電極２６、裏面電極２７および活性領域エ
ッジ部２８を有する。たとえば半導体基板２１の厚さは
３００μｍであり、その不純物濃度は２×１０19ｃｍ-3
である。また、たとえば半導体層２２の厚さは６０μｍ
であり、その不純物濃度は２×１０14ｃｍ-3である。
【００１３】半導体層２２の表面の一部は酸化膜２５に
より被覆されている。反転領域２３は、半導体層２２の
表面の、酸化膜２５により被われていない領域の下に浅
く形成されている。反転領域２３の接合深さｘｊ、すな
わちｐｎ接合の深さはたとえば数μｍである。この反転
領域２３は、半導体層２２の表面近傍領域にパイルアッ
プした高濃度の白金によってＮ型の半導体層２２がＰ型
に反転してできたものである。
より被覆されている。反転領域２３は、半導体層２２の
表面の、酸化膜２５により被われていない領域の下に浅
く形成されている。反転領域２３の接合深さｘｊ、すな
わちｐｎ接合の深さはたとえば数μｍである。この反転
領域２３は、半導体層２２の表面近傍領域にパイルアッ
プした高濃度の白金によってＮ型の半導体層２２がＰ型
に反転してできたものである。
【００１４】なお、図１では、白金の拡散によって導電
型が反転した領域の界面を破線で示す（他の図も同
じ）。この破線で示す界面は、反転領域２３と半導体層
２２とのｐｎ接合部２９に相当する。ｐｎ接合部２９の
深さは、白金の熱拡散条件およびその後の熱処理条件に
よって変化する。つまり、白金の熱拡散条件およびその
後の熱処理条件を制御することによって、ｐｎ接合部２
９の深さを調節することができる。
型が反転した領域の界面を破線で示す（他の図も同
じ）。この破線で示す界面は、反転領域２３と半導体層
２２とのｐｎ接合部２９に相当する。ｐｎ接合部２９の
深さは、白金の熱拡散条件およびその後の熱処理条件に
よって変化する。つまり、白金の熱拡散条件およびその
後の熱処理条件を制御することによって、ｐｎ接合部２
９の深さを調節することができる。
【００１５】活性領域エッジ部２８は、半導体層２２の
表面側の領域に、反転領域２３を囲むように形成されて
いる。活性領域エッジ部２８は、反転領域２３に接続し
ており、反転領域２３とともに活性領域を構成する。活
性領域エッジ部２８の接合深さｘｊは約１０μｍであ
り、反転領域２３（ｘｊ：数μｍ）よりも深い。ここ
で、ソフトリカバリー化を達成するためには、活性領域
の接合深さは浅い方が望ましい。しかし、一般に活性領
域が薄くなると、そのエッジ部分での電界増大による耐
圧不良が起こり易くなってしまう。本実施の形態では、
活性領域のエッジ部に活性領域エッジ部２８を設けたこ
とによって、活性領域の接合深さを従来よりも浅くしな
がらも、十分な耐圧を確保している。
表面側の領域に、反転領域２３を囲むように形成されて
いる。活性領域エッジ部２８は、反転領域２３に接続し
ており、反転領域２３とともに活性領域を構成する。活
性領域エッジ部２８の接合深さｘｊは約１０μｍであ
り、反転領域２３（ｘｊ：数μｍ）よりも深い。ここ
で、ソフトリカバリー化を達成するためには、活性領域
の接合深さは浅い方が望ましい。しかし、一般に活性領
域が薄くなると、そのエッジ部分での電界増大による耐
圧不良が起こり易くなってしまう。本実施の形態では、
活性領域のエッジ部に活性領域エッジ部２８を設けたこ
とによって、活性領域の接合深さを従来よりも浅くしな
がらも、十分な耐圧を確保している。
【００１６】ガードリング領域２４は、半導体層２２の
表面側の領域に、反転領域２３および活性領域エッジ部
２８を囲むように、特に限定しないが、たとえば一重の
リング状に形成されている。ガードリング領域２４の接
合深さｘｊは約１０μｍである。ガードリング領域２４
は二重、あるいはそれ以上設けられていてもよい。表面
電極２６は、反転領域２３および活性領域エッジ部２８
の表面に接するように形成されている。裏面電極２７
は、半導体基板２１の裏面に接するように形成されてい
る。
表面側の領域に、反転領域２３および活性領域エッジ部
２８を囲むように、特に限定しないが、たとえば一重の
リング状に形成されている。ガードリング領域２４の接
合深さｘｊは約１０μｍである。ガードリング領域２４
は二重、あるいはそれ以上設けられていてもよい。表面
電極２６は、反転領域２３および活性領域エッジ部２８
の表面に接するように形成されている。裏面電極２７
は、半導体基板２１の裏面に接するように形成されてい
る。
【００１７】ここで、白金のパイルアップによって半導
体層２２の表面近傍領域に反転領域２３ができることに
ついて、図２を参照しながら簡単に説明する。図２は、
半導体に熱拡散させた白金の深さ方向のプロファイルを
説明するための模式図である。
体層２２の表面近傍領域に反転領域２３ができることに
ついて、図２を参照しながら簡単に説明する。図２は、
半導体に熱拡散させた白金の深さ方向のプロファイルを
説明するための模式図である。
【００１８】たとえば、ＡｓドープのＮ型の半導体基板
２１（不純物濃度：２×１０19ｃｍ -3、厚さ：３００μ
ｍ）上にＰドープのＮ型の半導体層２２（不純物濃度：
２×１０14ｃｍ-3、厚さ：６０μｍ）をエピタキシャル
成長させる。そして、半導体基板２１の裏面または半導
体層２２の表面に白金を１重量％含有したペーストを塗
布し、９２０℃で３時間の熱処理をおこなう。そうする
と、白金はパイルアップして半導体基板２１の裏面およ
び半導体層２２の表面に偏在する。その際、白金はアク
セプタとして作用し、不純物濃度が低い半導体層２２の
表面から数μｍメートルの領域がＰ型に反転する。
２１（不純物濃度：２×１０19ｃｍ -3、厚さ：３００μ
ｍ）上にＰドープのＮ型の半導体層２２（不純物濃度：
２×１０14ｃｍ-3、厚さ：６０μｍ）をエピタキシャル
成長させる。そして、半導体基板２１の裏面または半導
体層２２の表面に白金を１重量％含有したペーストを塗
布し、９２０℃で３時間の熱処理をおこなう。そうする
と、白金はパイルアップして半導体基板２１の裏面およ
び半導体層２２の表面に偏在する。その際、白金はアク
セプタとして作用し、不純物濃度が低い半導体層２２の
表面から数μｍメートルの領域がＰ型に反転する。
【００１９】Ｎ型の半導体層２２の表面近傍領域におい
て、白金のパイルアップによってＰ型に反転するのは、
図３に示すように、半導体層２２の表面が酸化膜２５で
被われていない領域である。つまり、Ｎ型の半導体層２
２の表面にたとえば厚さ９００ｎｍの酸化膜２５を形成
し、その中央部をフォトリソグラフィ技術により除去し
て半導体層２２を露出させる。そして、半導体基板２１
の裏面または半導体層２２の露出面に白金を１重量％含
有したペーストを塗布し、９２０℃で３時間の熱処理を
おこなうと、半導体層２２の、酸化膜２５で被われてい
ない露出領域にのみ白金が高濃度で偏在し、Ｐ型に反転
する。これは、半導体層２２の表面近傍に拡散した白金
が酸化膜２５中に取り込まれるため、酸化膜２５で被わ
れている領域ではＰ型の反転が起こらないからであると
推測される。
て、白金のパイルアップによってＰ型に反転するのは、
図３に示すように、半導体層２２の表面が酸化膜２５で
被われていない領域である。つまり、Ｎ型の半導体層２
２の表面にたとえば厚さ９００ｎｍの酸化膜２５を形成
し、その中央部をフォトリソグラフィ技術により除去し
て半導体層２２を露出させる。そして、半導体基板２１
の裏面または半導体層２２の露出面に白金を１重量％含
有したペーストを塗布し、９２０℃で３時間の熱処理を
おこなうと、半導体層２２の、酸化膜２５で被われてい
ない露出領域にのみ白金が高濃度で偏在し、Ｐ型に反転
する。これは、半導体層２２の表面近傍に拡散した白金
が酸化膜２５中に取り込まれるため、酸化膜２５で被わ
れている領域ではＰ型の反転が起こらないからであると
推測される。
【００２０】つぎに、白金の熱拡散条件およびその後の
熱処理条件を制御することによって、ｐｎ接合部２９の
深さを調節することが可能であることについて説明す
る。図４は、白金の熱拡散温度と反転領域２３の略中央
を通る縦断面（図３に一点鎖線で示す断面）における表
面近傍領域のキャリア濃度分布との関係を示す特性図で
ある。図４において、各プロファイルの谷となっている
ところがｐｎ接合の深さに相当する。
熱処理条件を制御することによって、ｐｎ接合部２９の
深さを調節することが可能であることについて説明す
る。図４は、白金の熱拡散温度と反転領域２３の略中央
を通る縦断面（図３に一点鎖線で示す断面）における表
面近傍領域のキャリア濃度分布との関係を示す特性図で
ある。図４において、各プロファイルの谷となっている
ところがｐｎ接合の深さに相当する。
【００２１】図４によれば、たとえばある熱拡散時間の
場合、拡散温度が９３０℃では接合深さは約１μｍであ
り、９７０℃では約１０μｍであり、１０００℃では約
２５μｍである。また、白金のプロファイルは、拡散時
間が長くなると半導体の表面より内部に分布していくこ
とが知られている（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏ
ｌ．６１，Ｎｏ．３ １０５５）。したがって、接合深
さは、同じ温度でも拡散時間が長くなるとより深くな
る。
場合、拡散温度が９３０℃では接合深さは約１μｍであ
り、９７０℃では約１０μｍであり、１０００℃では約
２５μｍである。また、白金のプロファイルは、拡散時
間が長くなると半導体の表面より内部に分布していくこ
とが知られている（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏ
ｌ．６１，Ｎｏ．３ １０５５）。したがって、接合深
さは、同じ温度でも拡散時間が長くなるとより深くな
る。
【００２２】図１に示す構成の半導体装置では、表面電
極２６および裏面電極２７を形成する際には、電極の接
触抵抗を安定化させるため、たとえば５００℃で１時間
の熱処理をおこなうが、この熱処理によってもｐｎ接合
部２９の深さが変化する。図５は、９３０℃で白金を熱
拡散させた半導体装置について、５００℃で１時間の熱
処理をおこなう前とおこなった後でのキャリア濃度分布
の変化を示す特性図である。熱処理前の接合深さが１μ
ｍであるのに対して、熱処理後の接合深さは２μｍであ
る。このように、白金の熱拡散条件とその後の熱処理条
件によって、Ｎ型の半導体層２２とＰ型の反転領域２３
との接合深さを制御することができる。
極２６および裏面電極２７を形成する際には、電極の接
触抵抗を安定化させるため、たとえば５００℃で１時間
の熱処理をおこなうが、この熱処理によってもｐｎ接合
部２９の深さが変化する。図５は、９３０℃で白金を熱
拡散させた半導体装置について、５００℃で１時間の熱
処理をおこなう前とおこなった後でのキャリア濃度分布
の変化を示す特性図である。熱処理前の接合深さが１μ
ｍであるのに対して、熱処理後の接合深さは２μｍであ
る。このように、白金の熱拡散条件とその後の熱処理条
件によって、Ｎ型の半導体層２２とＰ型の反転領域２３
との接合深さを制御することができる。
【００２３】つぎに、図１に示す半導体装置の製造方法
について図６〜図９を参照しながら説明する。まず、半
導体基板２１上に半導体層２２をエピタキシャル成長さ
せる。つづいて、半導体層２２の表面上にたとえば厚さ
９００ｎｍの熱酸化膜２０を形成する。そして、フォト
リソグラフィ技術およびエッチングにより、活性領域エ
ッジ部２８およびガードリング領域２４の形成領域に対
応する部分の酸化膜をたとえばリング状に除去する。こ
こまでの状態が図６に示されている。
について図６〜図９を参照しながら説明する。まず、半
導体基板２１上に半導体層２２をエピタキシャル成長さ
せる。つづいて、半導体層２２の表面上にたとえば厚さ
９００ｎｍの熱酸化膜２０を形成する。そして、フォト
リソグラフィ技術およびエッチングにより、活性領域エ
ッジ部２８およびガードリング領域２４の形成領域に対
応する部分の酸化膜をたとえばリング状に除去する。こ
こまでの状態が図６に示されている。
【００２４】つづいて、酸化膜２０の残部をマスクとし
て半導体層２２にＢ（ボロン）をイオン注入する。この
ときのドーズ量は１×１０14ｃｍ-2であり、加速電圧は
５０ｋＶである。しかる後、１２００℃で７時間の熱処
理をおこない、活性領域エッジ部２８およびガードリン
グ領域２４を形成する。このとき、同時にたとえば厚さ
が４００ｎｍの酸化膜が形成され、ウエハ全面が酸化膜
２５で被われる。ここまでの状態が図７に示されてい
る。
て半導体層２２にＢ（ボロン）をイオン注入する。この
ときのドーズ量は１×１０14ｃｍ-2であり、加速電圧は
５０ｋＶである。しかる後、１２００℃で７時間の熱処
理をおこない、活性領域エッジ部２８およびガードリン
グ領域２４を形成する。このとき、同時にたとえば厚さ
が４００ｎｍの酸化膜が形成され、ウエハ全面が酸化膜
２５で被われる。ここまでの状態が図７に示されてい
る。
【００２５】つづいて、フォトリソグラフィ技術および
エッチングにより、活性領域を形成する部分の酸化膜２
５を除去する。この状態で、半導体基板２１の裏面また
は活性領域を形成する領域の半導体表面に、白金を１重
量％含有したペーストを塗布し、９２０℃で３時間の熱
処理をおこなう。これによって、半導体層２２の活性領
域の表面近傍がＰ型に反転し、反転領域２３が形成され
る。ここまでの状態が図８に示されている。
エッチングにより、活性領域を形成する部分の酸化膜２
５を除去する。この状態で、半導体基板２１の裏面また
は活性領域を形成する領域の半導体表面に、白金を１重
量％含有したペーストを塗布し、９２０℃で３時間の熱
処理をおこなう。これによって、半導体層２２の活性領
域の表面近傍がＰ型に反転し、反転領域２３が形成され
る。ここまでの状態が図８に示されている。
【００２６】つづいて、たとえばウエハ表面に厚さ３μ
ｍのＡｌＳｉをスパッタリングによって積層する。そし
て、フォトリソグラフィ技術およびエッチングにより、
ＡｌＳｉ層を所望の形状にパターニングする。しかる
後、Ｎ2雰囲気中で５００℃、１時間の熱処理をおこな
い、反転領域２３および活性領域エッジ部２８に接する
低抵抗性の表面電極２６を形成する。ここまでの状態が
図９に示されている。なお、表面電極２６は、純Ａｌを
真空蒸着することにより形成されていてもよい。
ｍのＡｌＳｉをスパッタリングによって積層する。そし
て、フォトリソグラフィ技術およびエッチングにより、
ＡｌＳｉ層を所望の形状にパターニングする。しかる
後、Ｎ2雰囲気中で５００℃、１時間の熱処理をおこな
い、反転領域２３および活性領域エッジ部２８に接する
低抵抗性の表面電極２６を形成する。ここまでの状態が
図９に示されている。なお、表面電極２６は、純Ａｌを
真空蒸着することにより形成されていてもよい。
【００２７】最後に、半導体基板２１の裏面にＴｉ、Ｎ
ｉおよびＡｕを真空蒸着により積層して裏面電極２７を
形成して、半導体装置が完成し、図１に示す状態とな
る。たとえば、Ｔｉの厚さは０．７μｍであり、Ｎｉの
厚さは０．３μｍであり、Ａｕの厚さは０．１μｍであ
る。
ｉおよびＡｕを真空蒸着により積層して裏面電極２７を
形成して、半導体装置が完成し、図１に示す状態とな
る。たとえば、Ｔｉの厚さは０．７μｍであり、Ｎｉの
厚さは０．３μｍであり、Ａｕの厚さは０．１μｍであ
る。
【００２８】つぎに、図１に示す本実施の形態の半導体
装置と図２１に示す従来構造の半導体装置とについて、
逆回復特性を測定した結果について説明する。図１０は
本実施の形態の半導体装置の逆回復電流を示す波形図で
あり、図１１は従来の半導体装置の逆回復電流を示す波
形図である。
装置と図２１に示す従来構造の半導体装置とについて、
逆回復特性を測定した結果について説明する。図１０は
本実施の形態の半導体装置の逆回復電流を示す波形図で
あり、図１１は従来の半導体装置の逆回復電流を示す波
形図である。
【００２９】本実施の形態の半導体装置では、逆回復電
流のピーク値は約２．３Ａである。それに対して従来の
半導体装置の逆回復電流のピーク値は約４．６Ａであ
る。したがって、本実施の形態の逆回復電流のピーク値
は従来のおおよそ５０％であり、大幅に低減されている
のがわかる。また、ピーク後の逆回復電流の減衰は、従
来の波形（図１１）に比べて著しくソフト化されている
のがわかる。
流のピーク値は約２．３Ａである。それに対して従来の
半導体装置の逆回復電流のピーク値は約４．６Ａであ
る。したがって、本実施の形態の逆回復電流のピーク値
は従来のおおよそ５０％であり、大幅に低減されている
のがわかる。また、ピーク後の逆回復電流の減衰は、従
来の波形（図１１）に比べて著しくソフト化されている
のがわかる。
【００３０】図１２に、順方向電流ＶＦと、逆回復電流
ピーク値ＩＲＰの結果を示す。図１２において、従来構
造でのＰt拡散条件調整によるトレードオフはすべてハ
ードリカバリーであり、ソフト化するにはＶＦを増加、
すなわちトレードオフは右へシフトすることになる。し
たがって、従来構造でのＰt拡散条件調整によるトレー
ドオフに比べ、本発明の実施の形態１の結果は、トレー
ドオフの改善が図られていることがわかる。
ピーク値ＩＲＰの結果を示す。図１２において、従来構
造でのＰt拡散条件調整によるトレードオフはすべてハ
ードリカバリーであり、ソフト化するにはＶＦを増加、
すなわちトレードオフは右へシフトすることになる。し
たがって、従来構造でのＰt拡散条件調整によるトレー
ドオフに比べ、本発明の実施の形態１の結果は、トレー
ドオフの改善が図られていることがわかる。
【００３１】上述した実施の形態１によれば、Ｎ型の半
導体層２２に白金を熱拡散させることによりその半導体
層２２の表面近傍領域がＰ型に反転し、そのＰ型の反転
領域２３とＮ型の半導体層２２とにより浅いｐｎ接合部
を形成するため、必要以上に白金の濃度を高くしなくて
も、白金の効果が発揮される位置にｐｎ接合部が形成さ
れる。したがって、高速でかつ十分なソフトリカバリー
特性を具えたダイオードを構成する半導体装置が得られ
る。
導体層２２に白金を熱拡散させることによりその半導体
層２２の表面近傍領域がＰ型に反転し、そのＰ型の反転
領域２３とＮ型の半導体層２２とにより浅いｐｎ接合部
を形成するため、必要以上に白金の濃度を高くしなくて
も、白金の効果が発揮される位置にｐｎ接合部が形成さ
れる。したがって、高速でかつ十分なソフトリカバリー
特性を具えたダイオードを構成する半導体装置が得られ
る。
【００３２】また、活性領域を浅く形成することができ
るため、ダイオードの順方向電圧と逆回復電流とのトレ
ードオフの関係を改善することができる。また、従来の
ようにＮ型の半導体層２２にＰ型の不純物を注入してＰ
型の半導体領域を形成することによってｐｎ接合を形成
する必要がないので、製造プロセスが簡略化される。
るため、ダイオードの順方向電圧と逆回復電流とのトレ
ードオフの関係を改善することができる。また、従来の
ようにＮ型の半導体層２２にＰ型の不純物を注入してＰ
型の半導体領域を形成することによってｐｎ接合を形成
する必要がないので、製造プロセスが簡略化される。
【００３３】なお、上述した実施の形態１では白金の熱
拡散につづいて電極２６，２７を形成するとしたが、こ
れに限らない。たとえば、白金の熱拡散後、電極２６，
２７の形成前に、半導体装置全体の厚さが３００μｍ程
度になるように、半導体基板１の裏面を研磨してもよ
い。そうすれば、放熱特性が向上する。
拡散につづいて電極２６，２７を形成するとしたが、こ
れに限らない。たとえば、白金の熱拡散後、電極２６，
２７の形成前に、半導体装置全体の厚さが３００μｍ程
度になるように、半導体基板１の裏面を研磨してもよ
い。そうすれば、放熱特性が向上する。
【００３４】また、上述した実施の形態１では反転領域
２３と活性領域エッジ部２８とで活性領域を構成した
が、これに限らない。それほど高い耐圧が要求されない
場合には、たとえば図１３に示すように、活性領域エッ
ジ部２８を設けずに活性領域を反転領域２３のみで構成
してもよい。図１３に示す例では、ガードリング領域２
４は二重に設けられている。
２３と活性領域エッジ部２８とで活性領域を構成した
が、これに限らない。それほど高い耐圧が要求されない
場合には、たとえば図１３に示すように、活性領域エッ
ジ部２８を設けずに活性領域を反転領域２３のみで構成
してもよい。図１３に示す例では、ガードリング領域２
４は二重に設けられている。
【００３５】実施の形態２．図１４は、本発明の実施の
形態２にかかる半導体装置の構造を示す縦断面図であ
る。この半導体装置は、Ａｓ（ヒ素）ドープのＮ型の半
導体基板４１、Ｐ（リン）ドープのＮ型の半導体層４
２、Ｐ型の反転領域４３、Ｐ型のガードリング領域４
４、酸化膜４５、表面電極４６および裏面電極４７を有
する。たとえば半導体基板４１の厚さは５００μｍであ
り、その不純物濃度は２×１０19ｃｍ-3である。また、
たとえば半導体層４２の厚さは６０μｍであり、その不
純物濃度は２×１０14ｃｍ-3である。
形態２にかかる半導体装置の構造を示す縦断面図であ
る。この半導体装置は、Ａｓ（ヒ素）ドープのＮ型の半
導体基板４１、Ｐ（リン）ドープのＮ型の半導体層４
２、Ｐ型の反転領域４３、Ｐ型のガードリング領域４
４、酸化膜４５、表面電極４６および裏面電極４７を有
する。たとえば半導体基板４１の厚さは５００μｍであ
り、その不純物濃度は２×１０19ｃｍ-3である。また、
たとえば半導体層４２の厚さは６０μｍであり、その不
純物濃度は２×１０14ｃｍ-3である。
【００３６】半導体層４２の表面の一部は酸化膜４５に
より被覆されている。反転領域４３は、半導体層４２の
表面の、酸化膜４５により被われていない領域の下に浅
く形成されている。反転領域４３の接合深さ（ｐｎ接合
部４９の深さ）ｘｊはたとえば数μｍである。ガードリ
ング領域４４は、半導体層４２の表面側の領域に、反転
領域４３を囲むように、特に限定しないが、たとえば二
重のリング状に形成されている。ガードリング領域４４
の接合深さｘｊは反転領域４３と同じである。ガードリ
ング領域４４は一重、あるいは三重以上設けられていて
もよい。表面電極４６は、反転領域４３の表面に接する
ように形成されている。裏面電極４７は、半導体基板４
１の裏面に接するように形成されている。
より被覆されている。反転領域４３は、半導体層４２の
表面の、酸化膜４５により被われていない領域の下に浅
く形成されている。反転領域４３の接合深さ（ｐｎ接合
部４９の深さ）ｘｊはたとえば数μｍである。ガードリ
ング領域４４は、半導体層４２の表面側の領域に、反転
領域４３を囲むように、特に限定しないが、たとえば二
重のリング状に形成されている。ガードリング領域４４
の接合深さｘｊは反転領域４３と同じである。ガードリ
ング領域４４は一重、あるいは三重以上設けられていて
もよい。表面電極４６は、反転領域４３の表面に接する
ように形成されている。裏面電極４７は、半導体基板４
１の裏面に接するように形成されている。
【００３７】ここで、反転領域４３およびガードリング
領域４４は、半導体層４２の表面近傍領域にパイルアッ
プした高濃度の白金によってＮ型の半導体層４２がＰ型
に反転してできたものである。したがって、実施の形態
１と同様に白金の熱拡散条件およびその後の熱処理条件
を制御することによって、反転領域４３およびガードリ
ング領域４４の接合深さを制御することができる。
領域４４は、半導体層４２の表面近傍領域にパイルアッ
プした高濃度の白金によってＮ型の半導体層４２がＰ型
に反転してできたものである。したがって、実施の形態
１と同様に白金の熱拡散条件およびその後の熱処理条件
を制御することによって、反転領域４３およびガードリ
ング領域４４の接合深さを制御することができる。
【００３８】つぎに、図１４に示す半導体装置の製造方
法について図１５〜図１７を参照しながら説明する。ま
ず、実施の形態１と同様にして半導体基板４１上に半導
体層４２およびたとえば厚さが９００ｎｍの熱酸化膜４
５を順次形成する。そして、フォトリソグラフィ技術お
よびエッチングにより、酸化膜４５の一部を除去して反
転領域４３およびガードリング領域４４の形成領域の半
導体表面を露出させる。ここまでの状態が図１５に示さ
れている。
法について図１５〜図１７を参照しながら説明する。ま
ず、実施の形態１と同様にして半導体基板４１上に半導
体層４２およびたとえば厚さが９００ｎｍの熱酸化膜４
５を順次形成する。そして、フォトリソグラフィ技術お
よびエッチングにより、酸化膜４５の一部を除去して反
転領域４３およびガードリング領域４４の形成領域の半
導体表面を露出させる。ここまでの状態が図１５に示さ
れている。
【００３９】つづいて、半導体基板４１の裏面または酸
化膜４５の除去により露出させた半導体表面に、白金を
１重量％含有したペーストを塗布し、９２０℃で３時間
の熱処理をおこなう。これによって、半導体層４２の露
出面近傍がＰ型に反転し、反転領域４３およびガードリ
ング領域４４が形成される。ここまでの状態が図１６に
示されている。
化膜４５の除去により露出させた半導体表面に、白金を
１重量％含有したペーストを塗布し、９２０℃で３時間
の熱処理をおこなう。これによって、半導体層４２の露
出面近傍がＰ型に反転し、反転領域４３およびガードリ
ング領域４４が形成される。ここまでの状態が図１６に
示されている。
【００４０】そして、実施の形態１と同様にして反転領
域４３に接する低抵抗性の表面電極４６を形成する。こ
こまでの状態が図１７に示されている。最後に、半導体
基板４１の裏面に裏面電極４７を形成して、半導体装置
が完成し、図１４に示す状態となる。
域４３に接する低抵抗性の表面電極４６を形成する。こ
こまでの状態が図１７に示されている。最後に、半導体
基板４１の裏面に裏面電極４７を形成して、半導体装置
が完成し、図１４に示す状態となる。
【００４１】上述した実施の形態２によれば、実施に形
態１と同様に、高速でかつ十分なソフトリカバリー特性
を具えたダイオードを構成する半導体装置が得られると
いう効果と、Ｐ型不純物の注入工程が不要であるため製
造プロセスが簡略化されるという効果が得られる。それ
に加えて、実施の形態２によれば、ガードリング領域４
４も白金の熱拡散によって反転領域４３と同時に形成さ
れるので、実施の形態１に比べてさらに製造プロセスが
簡略化されるという効果が得られる。
態１と同様に、高速でかつ十分なソフトリカバリー特性
を具えたダイオードを構成する半導体装置が得られると
いう効果と、Ｐ型不純物の注入工程が不要であるため製
造プロセスが簡略化されるという効果が得られる。それ
に加えて、実施の形態２によれば、ガードリング領域４
４も白金の熱拡散によって反転領域４３と同時に形成さ
れるので、実施の形態１に比べてさらに製造プロセスが
簡略化されるという効果が得られる。
【００４２】なお、上述した実施の形態２では活性領域
を単一の反転領域４３で構成する単純な構成としたが、
これに限らない。たとえば図１８に示すように、活性領
域の一部にＰ型の反転領域４３が設けられており、活性
領域の残りの部分がＮ型のままとなっている構成でもよ
い。つまり、活性領域をリング状、ストライプ状または
ドット状などの任意の微細パターンの反転領域４３で構
成してもよい。この場合には、白金の熱拡散時に、活性
領域を形成する領域の半導体表面に前記微細パターンの
相補的なパターンをなす酸化膜を残しておけばよい。こ
の構造は実施の形態１の半導体装置にも適用できる。
を単一の反転領域４３で構成する単純な構成としたが、
これに限らない。たとえば図１８に示すように、活性領
域の一部にＰ型の反転領域４３が設けられており、活性
領域の残りの部分がＮ型のままとなっている構成でもよ
い。つまり、活性領域をリング状、ストライプ状または
ドット状などの任意の微細パターンの反転領域４３で構
成してもよい。この場合には、白金の熱拡散時に、活性
領域を形成する領域の半導体表面に前記微細パターンの
相補的なパターンをなす酸化膜を残しておけばよい。こ
の構造は実施の形態１の半導体装置にも適用できる。
【００４３】また、上述した実施の形態２では半導体基
板２１上に半導体層２２をエピタキシャル成長させたウ
エハに素子を形成したが、これに限らない。たとえば図
１９に示すように、半導体基板１４１として、上述した
エピタキシャル成長させたウエハよりも安価であるた
め、たとえば不純物濃度が２×１０14ｃｍ-3で厚さが５
００μｍのＦＺウエハを用いてもよい。この場合には、
ＦＺウエハの表面にたとえば厚さが８００ｎｍの酸化膜
４５を形成し、その酸化膜４５の一部を開口した後、半
導体基板１４１を裏面側からたとえば６０μｍの厚さと
なるように機械研磨する。その後、半導体基板１４１の
裏面から白金を熱拡散させて、反転領域４３およびガー
ドリング領域４４を形成する。
板２１上に半導体層２２をエピタキシャル成長させたウ
エハに素子を形成したが、これに限らない。たとえば図
１９に示すように、半導体基板１４１として、上述した
エピタキシャル成長させたウエハよりも安価であるた
め、たとえば不純物濃度が２×１０14ｃｍ-3で厚さが５
００μｍのＦＺウエハを用いてもよい。この場合には、
ＦＺウエハの表面にたとえば厚さが８００ｎｍの酸化膜
４５を形成し、その酸化膜４５の一部を開口した後、半
導体基板１４１を裏面側からたとえば６０μｍの厚さと
なるように機械研磨する。その後、半導体基板１４１の
裏面から白金を熱拡散させて、反転領域４３およびガー
ドリング領域４４を形成する。
【００４４】そして、必要に応じて、半導体基板１４１
の裏面と裏面電極４７とを低抵抗で接触させるため、半
導体基板１４１の裏面からＡｓ等のＮ型のドーパントを
たとえば表面濃度が１×１０18ｃｍ-3以上となるように
注入する。そして、表面電極４６および裏面電極４７を
形成する。この構造は実施の形態１の半導体装置にも適
用できる。
の裏面と裏面電極４７とを低抵抗で接触させるため、半
導体基板１４１の裏面からＡｓ等のＮ型のドーパントを
たとえば表面濃度が１×１０18ｃｍ-3以上となるように
注入する。そして、表面電極４６および裏面電極４７を
形成する。この構造は実施の形態１の半導体装置にも適
用できる。
【００４５】実施の形態３．図２０は、本発明にかかる
半導体装置を適用した力率改善回路の一例を示す回路図
である。この力率改善回路は、本発明にかかる半導体装
置、たとえば上述した実施の形態１または実施の形態２
の構成のダイオード６１、ダイオード・ブリッジ６２お
よびスイッチング素子であるＭＯＳトランジスタ６３を
備えている。符号６４は交流入力、符号６５はインダク
タンス、符号６６はキャパシタをそれぞれ表す。
半導体装置を適用した力率改善回路の一例を示す回路図
である。この力率改善回路は、本発明にかかる半導体装
置、たとえば上述した実施の形態１または実施の形態２
の構成のダイオード６１、ダイオード・ブリッジ６２お
よびスイッチング素子であるＭＯＳトランジスタ６３を
備えている。符号６４は交流入力、符号６５はインダク
タンス、符号６６はキャパシタをそれぞれ表す。
【００４６】この力率改善回路において、トランジスタ
６３がオン状態からオフ状態に切り替わると、インダク
タンス６５に蓄積されたエネルギーを放出するため、ダ
イオード６１は導通状態となる。この導通状態のダイオ
ード６１は、トランジスタ６３がオフ状態からオン状態
に切り替わるときには逆バイアス状態となる。その際、
ダイオード６１は、ダイオード６１に蓄積されている電
荷がなくなるまで導通するため、その逆回復期間中は、
負荷に流れる電流に加えて逆回復電流がダイオード６１
に流れる。そのため、トランジスタ６３のターンオン初
期には大きな電流が流れることになるが、上述したよう
にダイオード６１の逆回復電流が従来よりも大幅に小さ
いので、トランジスタ６３のターンオン初期時に流れる
電流は従来よりも小さくなる。
６３がオン状態からオフ状態に切り替わると、インダク
タンス６５に蓄積されたエネルギーを放出するため、ダ
イオード６１は導通状態となる。この導通状態のダイオ
ード６１は、トランジスタ６３がオフ状態からオン状態
に切り替わるときには逆バイアス状態となる。その際、
ダイオード６１は、ダイオード６１に蓄積されている電
荷がなくなるまで導通するため、その逆回復期間中は、
負荷に流れる電流に加えて逆回復電流がダイオード６１
に流れる。そのため、トランジスタ６３のターンオン初
期には大きな電流が流れることになるが、上述したよう
にダイオード６１の逆回復電流が従来よりも大幅に小さ
いので、トランジスタ６３のターンオン初期時に流れる
電流は従来よりも小さくなる。
【００４７】また、逆回復電流が減少するときの時間変
化と回路の浮遊インダクタンスにより電圧ノイズが発生
し、その電圧ノイズが電源電圧に重畳されてトランジス
タ６３およびダイオード６１に印加されることになる
が、上述したように逆回復電流のピーク後の減衰率が従
来よりも著しく小さいため、発生する電圧ノイズも極め
て小さい。したがって、実施の形態３によれば、力率改
善回路を構成する半導体素子の破壊や、回路の誤動作を
防ぐことができる。
化と回路の浮遊インダクタンスにより電圧ノイズが発生
し、その電圧ノイズが電源電圧に重畳されてトランジス
タ６３およびダイオード６１に印加されることになる
が、上述したように逆回復電流のピーク後の減衰率が従
来よりも著しく小さいため、発生する電圧ノイズも極め
て小さい。したがって、実施の形態３によれば、力率改
善回路を構成する半導体素子の破壊や、回路の誤動作を
防ぐことができる。
【００４８】以上において本発明は、種々変更可能であ
る。たとえば、白金はＰ型のシリコン半導体中でドナー
として機能するため、第１導電型をＰ型とし、第２導電
型をＮ型としてもよい。この場合には、Ｐ型の半導体層
の表面近傍にＮ型の反転領域が形成されることになる。
る。たとえば、白金はＰ型のシリコン半導体中でドナー
として機能するため、第１導電型をＰ型とし、第２導電
型をＮ型としてもよい。この場合には、Ｐ型の半導体層
の表面近傍にＮ型の反転領域が形成されることになる。
【００４９】また、上記実施の形態においては、半導体
領域の表面近傍にその内部よりも高濃度に白金をドープ
する方法として、表面からの白金の熱拡散（手法）を用
いて説明したが、本発明はこの手法に限定されるもので
はない。たとえば、白金のイオンを注入する方法やシリ
コン結晶作成時におけるドーブ処理などであってもよ
い。
領域の表面近傍にその内部よりも高濃度に白金をドープ
する方法として、表面からの白金の熱拡散（手法）を用
いて説明したが、本発明はこの手法に限定されるもので
はない。たとえば、白金のイオンを注入する方法やシリ
コン結晶作成時におけるドーブ処理などであってもよ
い。
【００５０】
【発明の効果】本発明によれば、白金の熱拡散によって
できた第２導電型の反転領域と第１導電型の半導体領域
とによりｐｎ接合部が形成されるため、従来よりもｐｎ
接合部が浅くなり、ｐｎ接合部の位置と白金が有効に作
用する位置とが一致する。したがって、高速でかつ十分
なソフトリカバリー特性を具えたダイオードを構成する
半導体装置が得られるという効果を奏する。
できた第２導電型の反転領域と第１導電型の半導体領域
とによりｐｎ接合部が形成されるため、従来よりもｐｎ
接合部が浅くなり、ｐｎ接合部の位置と白金が有効に作
用する位置とが一致する。したがって、高速でかつ十分
なソフトリカバリー特性を具えたダイオードを構成する
半導体装置が得られるという効果を奏する。
【図１】本発明の実施の形態１にかかる半導体装置の構
造を示す縦断面図である。
造を示す縦断面図である。
【図２】半導体に熱拡散させた白金の深さ方向のプロフ
ァイルを説明するための模式図である。
ァイルを説明するための模式図である。
【図３】酸化膜によって特定領域にのみ反転領域を形成
した様子を示す半導体装置の縦断面図である。
した様子を示す半導体装置の縦断面図である。
【図４】白金の熱拡散温度と表面近傍領域のキャリア濃
度分布との関係を示す特性図である。
度分布との関係を示す特性図である。
【図５】白金の熱拡散後に熱処理をおこなう前とおこな
った後でのキャリア濃度分布の変化を示す特性図であ
る。
った後でのキャリア濃度分布の変化を示す特性図であ
る。
【図６】図１に示す半導体装置の製造途中における要部
を示す縦断面図である。
を示す縦断面図である。
【図７】図１に示す半導体装置の製造途中における要部
を示す縦断面図である。
を示す縦断面図である。
【図８】図１に示す半導体装置の製造途中における要部
を示す縦断面図である。
を示す縦断面図である。
【図９】図１に示す半導体装置の製造途中における要部
を示す縦断面図である。
を示す縦断面図である。
【図１０】図１に示す半導体装置の逆回復電流を示す波
形図である。
形図である。
【図１１】従来の半導体装置の逆回復電流を示す波形図
である。
である。
【図１２】本発明の実施の形態１にかかる半導体装置の
ＶＦとＩＲＰトレードオフ改善（従来構造との比較）を
示す説明図である。
ＶＦとＩＲＰトレードオフ改善（従来構造との比較）を
示す説明図である。
【図１３】本発明の実施の形態１にかかる半導体装置の
他の例を示す縦断面図である。
他の例を示す縦断面図である。
【図１４】本発明の実施の形態２にかかる半導体装置の
構造を示す縦断面図である。
構造を示す縦断面図である。
【図１５】図１４に示す半導体装置の製造途中における
要部を示す縦断面図である。
要部を示す縦断面図である。
【図１６】図１４に示す半導体装置の製造途中における
要部を示す縦断面図である。
要部を示す縦断面図である。
【図１７】図１４に示す半導体装置の製造途中における
要部を示す縦断面図である。
要部を示す縦断面図である。
【図１８】本発明の実施の形態２にかかる半導体装置の
他の例を示す縦断面図である。
他の例を示す縦断面図である。
【図１９】本発明の実施の形態２にかかる半導体装置の
さらに他の例を示す縦断面図である。
さらに他の例を示す縦断面図である。
【図２０】本発明にかかる半導体装置を適用した力率改
善回路の一例を示す回路図である。
善回路の一例を示す回路図である。
【図２１】従来の高速リカバリーダイオードの構成を示
す縦断面図である。
す縦断面図である。
２０，２５，４５ 酸化膜 ２１，４１，１４１ 半導体基板（半導体領域） ２２，４２ 半導体層（半導体領域） ２３，４３ 反転領域 ２４ ガードリング領域（不純物拡散領域） ２６，４６ 表面電極（第１の電極） ２７，４７ 裏面電極（第２の電極） ２８ 活性領域エッジ部（不純物拡散領域） ２９，４９ ｐｎ接合部 ４４ ガードリング領域（第２の反転領域）
Claims (14)
- 【請求項１】 第１導電型の半導体領域と、 前記半導体領域の表面近傍にその内部よりも高濃度に白
金がドープされてなる第２導電型の反転領域と、 前記半導体領域と前記反転領域とからなるｐｎ接合部
と、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記半導体領域の表面の一部が酸化膜に
より被覆されており、前記反転領域は、前記酸化膜の開
口窓に対応する領域に形成されていることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 前記反転領域と接する第１の電極と、 前記半導体領域と接する第２の電極と、 前記反転領域を一重または二重以上に囲み、かつ前記ｐ
ｎ接合部よりも深い位置で前記半導体領域と接合する第
２導電型の不純物拡散領域と、 をさらに具備することを特徴とする請求項２に記載の半
導体装置。 - 【請求項４】 前記反転領域を二重以上に囲む前記不純
物拡散領域のうち最内周の不純物拡散領域は、前記反転
領域に接続するとともに前記第１の電極と接しているこ
とを特徴とする請求項３に記載の半導体装置。 - 【請求項５】 前記反転領域と接する第１の電極と、 前記半導体領域と接する第２の電極と、 前記反転領域を一重または二重以上に囲み、かつ前記半
導体領域の表面近傍にその内部よりも高濃度にドープさ
れた白金により第２導電型に反転してなる第２の反転領
域をさらに具備することを特徴とする請求項２に記載の
半導体装置。 - 【請求項６】 前記第１の電極は前記半導体領域とも接
していることを特徴とする請求項３〜５のいずれか一つ
に記載の半導体装置。 - 【請求項７】 前記半導体領域はシリコン半導体ででき
ていることを特徴とする請求項１〜６のいずれか一つに
記載の半導体装置。 - 【請求項８】 第１導電型の半導体領域の第１の主面の
一部を酸化膜で被覆する工程と、 前記半導体領域の表面近傍にその内部よりも高濃度に白
金をドープし、前記第１の主面の露出部分の近傍領域に
第２導電型の反転領域を形成する工程と、 前記反転領域と接する第１の電極、および前記第２の主
面と接する第２の電極をそれぞれ形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項９】 前記半導体領域の第１の主面の露出部
分、または前記半導体領域の第２の主面から白金を熱拡
散させることによって、前記半導体領域の表面近傍にそ
の内部よりも高濃度に白金をドープすることを特徴とす
る請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 第１導電型の半導体領域の第１の主面
の一部を酸化膜で被覆する工程と、 前記酸化膜をマスクとして前記半導体領域に第２導電型
の不純物イオンを注入し、熱処理をおこなって第２導電
型の不純物拡散領域を形成するとともに、前記第１の主
面を酸化膜で被覆する工程と、 前記不純物拡散領域で囲まれた領域の前記酸化膜の一部
を除去する工程と、 前記半導体領域の表面近傍にその内部よりも高濃度に白
金をドープし、前記不純物拡散領域で囲まれた領域の前
記第１の主面の露出部分の近傍領域に、前記不純物拡散
領域よりも浅い接合の第２導電型の反転領域を形成する
工程と、 前記反転領域と接する第１の電極、および前記第２の主
面と接する第２の電極をそれぞれ形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項１１】 前記不純物拡散領域で囲まれた領域の
前記第１の主面の露出部分、または前記半導体領域の第
２の主面から白金を熱拡散させることによって、前記半
導体領域の表面近傍にその内部よりも高濃度の白金をド
ープすることを特徴とする請求項１０に記載の半導体装
置の製造方法。 - 【請求項１２】 白金の拡散前に、前記不純物拡散領域
で囲まれた領域の前記酸化膜の一部を除去する際に、前
記不純物拡散領域のうち最内周の不純物拡散領域が露出
するように前記酸化膜を除去し、 また、前記第１の電極を最内周の前記不純物拡散領域と
接するように形成することを特徴とする請求項１１に記
載の半導体装置の製造方法。 - 【請求項１３】前記白金を熱拡散させる際の温度および
時間を制御して前記反転領域の形成深さを調節すること
を特徴とする請求項８〜１２のいずれか一つに記載の半
導体装置の製造方法。 - 【請求項１４】 前記半導体領域はシリコン半導体でで
きていることを特徴とする請求項８〜１３のいずれか一
つに記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001023985A JP5061407B2 (ja) | 2001-01-31 | 2001-01-31 | 半導体装置およびその製造方法 |
| US10/060,417 US6707131B2 (en) | 2001-01-31 | 2002-01-30 | Semiconductor device and manufacturing method for the same |
| DE10203820A DE10203820B4 (de) | 2001-01-31 | 2002-01-31 | Halbleiterbauelement und Verfahren zu dessen Herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001023985A JP5061407B2 (ja) | 2001-01-31 | 2001-01-31 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002231968A true JP2002231968A (ja) | 2002-08-16 |
| JP5061407B2 JP5061407B2 (ja) | 2012-10-31 |
Family
ID=18889193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001023985A Expired - Lifetime JP5061407B2 (ja) | 2001-01-31 | 2001-01-31 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6707131B2 (ja) |
| JP (1) | JP5061407B2 (ja) |
| DE (1) | DE10203820B4 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012038810A (ja) * | 2010-08-04 | 2012-02-23 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| WO2012042856A1 (ja) * | 2010-09-28 | 2012-04-05 | 富士電機株式会社 | 半導体装置の製造方法 |
| US9337282B2 (en) | 2012-09-12 | 2016-05-10 | Fuji Electric Co., Ltd. | Semiconductor device with point defect region doped with transition metal |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10316222B3 (de) * | 2003-04-09 | 2005-01-20 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Verfahren zur Herstellung eines robusten Halbleiterbauelements und damit hergestelltes Halbleiterbauelement |
| DE102004004045B4 (de) * | 2004-01-27 | 2009-04-02 | Infineon Technologies Ag | Halbleiterbauelement mit temporärem Feldstoppbereich und Verfahren zu dessen Herstellung |
| US7259440B2 (en) * | 2004-03-30 | 2007-08-21 | Ixys Corporation | Fast switching diode with low leakage current |
| JP2005340528A (ja) * | 2004-05-27 | 2005-12-08 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP5558901B2 (ja) * | 2010-04-28 | 2014-07-23 | 株式会社東芝 | ダイオード及びその製造方法 |
| WO2016051973A1 (ja) * | 2014-10-03 | 2016-04-07 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| CN113223953B (zh) * | 2021-03-31 | 2022-09-27 | 青岛惠科微电子有限公司 | 一种快恢复芯片的制造方法、制造设备和快恢复芯片 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633473A (ja) * | 1986-06-20 | 1988-01-08 | ローラル・エアロスペイス・コーポレイション | シヨツトキ−障壁ホトダイオ−ドを形成するための注入方法および構造体 |
| JPS63114218A (ja) * | 1986-10-31 | 1988-05-19 | Mitsubishi Electric Corp | 半導体装置への鉄拡散方法 |
| JPH04171768A (ja) * | 1990-11-02 | 1992-06-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH06177366A (ja) * | 1992-12-04 | 1994-06-24 | Nikon Corp | ショットキーダイオードの製造方法 |
| JPH10335679A (ja) * | 1997-06-02 | 1998-12-18 | Fuji Electric Co Ltd | ダイオードとその製造方法 |
| JP2000312011A (ja) * | 1999-04-26 | 2000-11-07 | Rohm Co Ltd | 整流用半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2528233A1 (fr) * | 1982-06-08 | 1983-12-09 | Thomson Csf | Structure de doigt d'emetteur dans un transistor de commutation |
| US4901120A (en) * | 1987-06-10 | 1990-02-13 | Unitrode Corporation | Structure for fast-recovery bipolar devices |
| JP2740208B2 (ja) * | 1988-11-16 | 1998-04-15 | 三洋電機株式会社 | 半導体装置の製造方法 |
| IT1244119B (it) * | 1990-11-29 | 1994-07-05 | Cons Ric Microelettronica | Processo di introduzione e diffusione di ioni di platino in una fetta di silicio |
| JP3072753B2 (ja) | 1994-07-29 | 2000-08-07 | オリジン電気株式会社 | 半導体装置及び製造方法 |
| GB2292252A (en) * | 1994-08-05 | 1996-02-14 | Texas Instruments Ltd | Rapid turn off semiconductor devices |
| JP3791854B2 (ja) | 1996-01-26 | 2006-06-28 | オリジン電気株式会社 | 半導体装置及びその製造方法 |
| US5747371A (en) * | 1996-07-22 | 1998-05-05 | Motorola, Inc. | Method of manufacturing vertical MOSFET |
| US6358825B1 (en) * | 2000-11-21 | 2002-03-19 | Fairchild Semiconductor Corporation | Process for controlling lifetime in a P-I-N diode and for forming diode with improved lifetime control |
-
2001
- 2001-01-31 JP JP2001023985A patent/JP5061407B2/ja not_active Expired - Lifetime
-
2002
- 2002-01-30 US US10/060,417 patent/US6707131B2/en not_active Expired - Lifetime
- 2002-01-31 DE DE10203820A patent/DE10203820B4/de not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633473A (ja) * | 1986-06-20 | 1988-01-08 | ローラル・エアロスペイス・コーポレイション | シヨツトキ−障壁ホトダイオ−ドを形成するための注入方法および構造体 |
| JPS63114218A (ja) * | 1986-10-31 | 1988-05-19 | Mitsubishi Electric Corp | 半導体装置への鉄拡散方法 |
| JPH04171768A (ja) * | 1990-11-02 | 1992-06-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH06177366A (ja) * | 1992-12-04 | 1994-06-24 | Nikon Corp | ショットキーダイオードの製造方法 |
| JPH10335679A (ja) * | 1997-06-02 | 1998-12-18 | Fuji Electric Co Ltd | ダイオードとその製造方法 |
| JP2000312011A (ja) * | 1999-04-26 | 2000-11-07 | Rohm Co Ltd | 整流用半導体装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012038810A (ja) * | 2010-08-04 | 2012-02-23 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| US9680033B2 (en) | 2010-08-04 | 2017-06-13 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
| WO2012042856A1 (ja) * | 2010-09-28 | 2012-04-05 | 富士電機株式会社 | 半導体装置の製造方法 |
| JPWO2012042856A1 (ja) * | 2010-09-28 | 2014-02-06 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP5716750B2 (ja) * | 2010-09-28 | 2015-05-13 | 富士電機株式会社 | 半導体装置の製造方法 |
| US9337282B2 (en) | 2012-09-12 | 2016-05-10 | Fuji Electric Co., Ltd. | Semiconductor device with point defect region doped with transition metal |
| US9680034B2 (en) | 2012-09-12 | 2017-06-13 | Fuji Electric Co., Ltd. | Manufacturing method for semiconductor device with point defect region doped with transition metal |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10203820B4 (de) | 2008-07-10 |
| JP5061407B2 (ja) | 2012-10-31 |
| DE10203820A1 (de) | 2002-08-01 |
| US20020158246A1 (en) | 2002-10-31 |
| US6707131B2 (en) | 2004-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3906076B2 (ja) | 半導体装置 | |
| JP5104314B2 (ja) | 半導体装置およびその製造方法 | |
| JP3287269B2 (ja) | ダイオードとその製造方法 | |
| US3943552A (en) | Semiconductor devices | |
| JP5033335B2 (ja) | 半導体装置およびそれを用いたインバータ装置 | |
| JP6111572B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2017011000A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2002314099A (ja) | ショットキーダイオード及びその製造方法 | |
| KR0134794B1 (ko) | 전도도 변조형 반도체 장치 및 그 제조방법 | |
| JP2001352079A (ja) | ダイオードおよびその製造方法 | |
| US4045248A (en) | Making Schottky barrier devices | |
| JPH1050724A (ja) | 半導体装置 | |
| JP5061407B2 (ja) | 半導体装置およびその製造方法 | |
| JP5600985B2 (ja) | 電力半導体装置の製造方法 | |
| JP3523156B2 (ja) | 半導体装置及びその製造方法 | |
| JP3952452B2 (ja) | 半導体装置の製造方法 | |
| JP3125112B2 (ja) | 高電流密度を有するバイポーラパワー素子とファストダイオードの集積構造ならびに関連する製造プロセス | |
| CN106611797A (zh) | 一种具有局域金属寿命控制的功率器件及其制作方法 | |
| JPH10200132A (ja) | 高速ダイオード | |
| JP4000927B2 (ja) | 半導体装置およびその製造方法 | |
| JP4288797B2 (ja) | 半導体装置の製造方法 | |
| JP2004088012A (ja) | ダイオード | |
| CN107302020A (zh) | 一种沟槽栅rc‑igbt及其制备方法 | |
| WO1983003032A1 (en) | Semiconductor device and method of fabricating the same | |
| JP2980158B2 (ja) | 電界放出型冷陰極及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070614 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090312 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20091112 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091112 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110621 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110822 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110920 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111219 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20111227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120221 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120419 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120710 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120723 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5061407 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150817 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |