JPH04171768A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、インバータ装置等のように高電圧・高速度
スイッチングが要求される装置に用いるためのスイッチ
ング用の半導体装置の製造方法に関する。

〔従来の技術〕

従来、数百ＫＶＡまてのインバータ装置はバイポーラト
ランジスタを用いて製造されていたが、装置の小型化、
高性能化のため、スイッチング周波数が高くてきる、ス
イッチング速度の速いパワーデバイスが求められている
。このような用途に対しては、絶縁ゲート型バイポーラ
トランジスタ（ＩＧＢＴ）が提案されており、Ｉ　ＧＢ
Ｔはその低ゲート駆動損失特性のため、数十ＫＨｚ程度
までの高電圧・高速度スイッチング制御を容易に実現で
きる。

第６図は従来のＩＧＢＴを示す断面構造図であり、第７
図はその等価回路を示す回路図である。

第６図を参照して、ｐ＋＋半導体基板１０１上にはｎ＋
型半導体層］０２が形成され、その上にｎ−型ドリフト
層１０３が形成される。ｎ−型ドリフト層］、　０３の
表面にはｐ型ウェル領域１０４か選択拡散により形成さ
れ、ｐ型つェル領域］０４の表面にはｎ＋＋エミッタ領
域１０５が選択拡散により形成される。ｎ−型ドリフト
層１０３と０１型エミツタ領域］０５とてはさまれたｐ
型ウェル領域１０４の表面部分がチャネル領域１０６と
なる。チャネル長は数ミクロン程度に設定される。

チャネル領域１０６上にはゲート酸化膜］０７を介して
ゲート電極１０８が形成され、ｐ型つェル領域］０４お
よびｎ＋＋エミッタ領域１０５上にはエミッタ電極１０
９が形成される。電極１０８゜１０９間は絶縁膜１１０
により絶縁される。ｐ＋＋半導体基板１０］の裏面には
コレクタ電極］］１が形成される。

第７図の等価回路において、ｎチャネルＭＯ８ＦＥＴ２
０］は第６図のｎ−型トリフト層１０３から上の部分の
縦型ＭＯ３構造より成るＭＯＳＦＥＴを代表しており、
ｐｎｐ　トランジスタ２０２は第６図のｐ＋＋半導体基
板１．０］、、ｎ＋型型半体体層１０２．ｎ−型ドリフ
ト層１０３およびｐ型ウェル領域１０４より成る　＋ｎ
＋ｎ−ｐ構造のバイポーラトランジスタを代表している
。また抵抗２０３は、第６図のｎ−型ドリフト層１０３
の抵抗成分を代表している。

ゲート、エミッタ端子Ｇ、Ｅ間の電圧が充分低く、ＭＯ
３ＦＥＴ２０１がオフしている時は、コレクタ、エミッ
タ端子Ｃ，Ｅ間に正バイアス電圧を印加すると、ｎ−型
ドリフト層１０３と、ｎ型ウェル領域１０４とのｎ−ｐ
ダイオードが逆バイアスされ、空乏層は主にｎ−型ドリ
フト層１０３側に広がって空間電荷を形成し、高いコレ
クタ電圧に耐えることができる。またｎ−型ドリフＩ・
層１０３の表面部もＭＯ８構造によるフィールドプレー
ト効果で高耐圧にできる。従って、高耐圧なデバイスを
得るためには、ｎ−型ドリフト層１０３は、低ドナー密
度（高比抵抗）で、しかも厚く設計する必要がある。し
かしながらこれによって、抵抗２０３の抵抗値が高くな
りやすく、通電能力低下の一因となる。

ゲート、エミッタ端子Ｇ、Ｅ間に充分な電圧を印加して
ＭＯ３ＦＥＴ２０１をオンさせた状態で、コレクタ、エ
ミッタ端子Ｃ，Ｅ間の電圧を増加すると、ＭＯ８ＦＥＴ
２０１のチャネルを通して電子がエミッタ電極１０９か
らコレクタ電極１１１に流れる。これによって、ｐｎｐ
　トランジスタ２０２のベース、エミッタ間が順バイア
スされ、このトランジスタ２０２が活性になってＩ　Ｇ
ＢＴのコレクタ、エミッタ端子Ｃ，Ｅ間が導通する。こ
の時ｐｎｐ）ランジスタ２０２はＭＯ８ＦＥＴ２０１の
ドレイン電流を増幅して流す形になる。従って、ＩＧＢ
Ｔの通電能力は、ｐｎｐ　トランジスタ２０２の増幅率
が高い程、またＭＯ８ＦＥＴ２０１のドレイン電流が大
きい程高くなり、オン電圧も低下する。しかしなから、
ｐｎｐ　トランジスタ２０２の増幅率を高くすると、タ
ーンオフ特性が悪くなる。高周波インバータへの応用に
おいては１μｓ以下のターンオフ時間が要求されるが、
１０００Ｖ程度の高耐圧のＩ　ＧＢＴでこれを実現する
には、ｐｎｐ　トランジスタ２０２の電流増幅率をかな
り低くする必要がある。このため、電子線やプロトンの
照射あるいは重金属拡散によるライフタイムキラーの導
入を行ったり、トランジスタ２０２にショートエミッタ
抵抗を付加する等の工夫がなされている。この結果、タ
ーンオフ特性が高速化されたＩ　ＧＢＴでは、ｐｎｌ）
）ランジスタ２０２の電流増幅率が小さくなり、オン電
圧の規格上限を満たすためには、電流密度が充分に高く
てきないという問題がある。

このターンオフ特性とオン電圧のトレードオフを改善す
る１つの方法として、従来より、第８図に１１２で示す
ように、ｎ−ドリフト層１０３の表面近くのドナー密度
を高めて、ＭＯ８ＦＥＴ２０１の直列抵抗２０３を下げ
る工夫がなされてきた。またこの低抵抗層１１２の働き
によりオン状態の時にｎ型ウェル領域１０４との接合部
から伸びてくる空乏層の広がりも抑制されるので、高耐
圧のデバイスでもファインパターン化が可能となる。す
なわち、第８図の構造によれば、ＭＯ８ＦＥＴ２０１の
通電能力を上げ、ドレイン電流を増すことができるので
、ｐｎｐ）ランジスタ２０２の増幅率が低くても高い電
流密度が得られるというのが、これまでの高性能化であ
った。

ターンオフ特性とオン電圧のトレードオフを改善する別
の方法として、ＭＯ３ＧＴＯというデバイスが提案され
ている。第９図はＭＯ３ＧＴＯの構造を示す断面図であ
り、第１０図はその等価回路を示す回路図である。第９
図を参照して、ｐ＋＋半導体基板３０１上にはｎ＋型型
半体体層３０２ｎ−型半導体層３０３．　ｐ型半導体層
３０４が順に積層される。ｐ型半導体層３０４の表面に
はｎ型ウェル領域３０５が選択拡散により形成され、ｎ
型ウェル領域３０５の表面にはｐ　型ソース領域３０６
が選択拡散により形成される。ｐ型半導体層３０４とｐ
＋＋ソース領域３０６とではさまれたｎ型ウェル領域３
０５の表面部分がチャネル領域３０７となる。ｐ型半導
体層３０４上には第１ゲート電極３０８が形成され、チ
ャネル領域３０７上にはゲート絶縁膜３０９を介して第
２ゲート電極３１０が形成される。またｎ型ウェル領域
３０５およびｐ＋＋ソース領域３０６上にはカソード電
極３１１が形成される。これらの電極３゜８．３］、０
，３１．１間は絶縁膜３１２により絶縁される。ｐ＋＋
半導体基板３０１の裏面にはアノード電極３１２が形成
される。

第１０図の等節回路において、ｐチャネルＭＯ３ＦＥＴ
４０］は第９図のｐ型半導体層３０４から」二の部分の
縦型ＭＯＳ構造より成るＭＯＳＦＥＴを代表しており、
ｐｎｐトランジスタ４０２はｐ＋＋半導体基板３０１．
、ｎ＋型型半体体層３０２ｎ−型半導体層３０３および
ｐ型半導体層３０４より成る　＋ｎ＋ｎ−ｐ構造の！・
イボーラトランジスタを代表している。またｎｐｎ　ト
ランジスタ４０３は、ｎ−型半導体層３０３．ｐ型半導
体層３０４およびｎ型ウェル領域３０５より成るｎ−ｐ
ｎ構造のバイポーラトランジスタを代表している。

このＭＯ３ＧＴＯをターンオンするには、アノード、カ
ソード端子Ａ、に間を正バイアスしておき、第１ゲート
端子Ｇ１にトリガ電流を流し込めば、トランジスタ４０
２．４０３から成るサイリスクがラッチして、アノード
８　カソード端子Ａ。

−］コ− に間が導通する。第２ゲート端子Ｇ２に負の電圧を印加
してＭＯＳＦＥＴ４０１を導通させ、サイリスクのラッ
チを外せばＭＯ３ＧＴＯはターンオフする。

このデバイスはサイリスク構造であるので、高耐圧にな
ってもオン電圧は低くてきる特徴かある。

しかしターンオフは、ゲート逆バイアスなしのＧＴＯの
遮断と等価であり、遮断可能なアノード電流が充分に高
くてきない難点がある。またゲート電極を２個有し、点
弧・遮断に複雑なゲート制御が必要で使い勝手は良くな
い。このＭＯ３ＧＴＯの点弧ゲート制御をＭＯＳケート
て行う構造としたものか、いわゆるＭＯＳコンドロール
ドサイリスタ（ＭＣＴ）であるか、これもターンオフの
メカニズムはＭＯ８ＧＴＯと同して、上述のＭＯ３ＧＴ
Ｏと同様な問題がある。

以上のデバイスの欠点を改良し、高耐圧、低オン抵抗、
高速ターンオフおよび高い遮断可能主電流密度を実現す
るデバイスとして、エミッタスイッチドサイリスタ（Ｅ
　Ｓ　Ｔ）か提案されている。

第１１図はｒ　ＩＥＥＰＪＥｌｅｃｔｒｏｎ　Ｄｅｖｉ
ｃｅ　１ｅｔｔｅｒｓ、　Ｖ。

１、ｊｌ、、　　Ｎｏ、２．　１９９０年　２月　”Ｔ
ｈｅ　ＭＯＳ−Ｇａｔｅｄ　　ＲｍｉＬｔｅｒ　５ｗ１
ｔｃｈｅｄ　Ｔｈｙｒｉｓｔｏｒ”、　Ｂ、　Ｊａｙａ
ｎｔ　Ｂａｌｉｇａ　Ｊに開示されたＥＳＴの構造を示
す断面図であり、第１２図はその等節回路を示す回路図
である。第１１図を参照して、ｐ＋＋半導体基板５０１
上にはｎ型バッファ層５０２．ｎ−型ドリフト層５０３
゜ｐ型ベース層５０４が順に積層される。ｐ型ベース層
５０４の表面には、ｎ＋型ラフローティング領域５０５
よびｎ＋＋エミッタ領域５０６か選択的に形成される。

ｎ＋型ラフローティング領域５０５ｎ＋＋エミッタ領域
５０６とてはさまれたｐ型ベース領域５０４の表面部分
がチャネル領域５０７となる。チャネル領域５０７を除
き、ｎ＋＋エミッタ領域５０６の周囲にはベース抵抗低
減のためのｐ＋型領領域５０８設けられる。チャネル領
域５０７」二にはゲート絶縁膜５０９を介してゲート電
極５１０が形成され、ｎ＋＋エミッタ領域５０６および
ｐ＋型領領域５０８上はカソード電極５１１か形成され
る。ｐ＋＋半導体基板５０］の裏面にはアノード電極５
１２か形成される。

第１２図の等節回路において、ｎチャネルＭＯＳＦＥＴ
６Ｑ１は第１１図のｐ型ベース領域５０４から上のＭＯ
Ｓ構造より成るＭＯＳＦＥＴに対応しており、ｐｎｐ　
ｈランジスタロ０２はｐ＋＋半導体基板５０１．ｎ型バ
ッファ層５０２．ｎ−型ドリフト層５０Ｂおよびｐ型ベ
ース領域５０４より成るｐ”ｎｎ　　ｐ構造のバイポー
ラトランジスタに対応している。またｎｐｎ　トランジ
スタ６０３は、ｎ−型ドリフト層５０Ｂ、　　ｐ型ベー
ス層５０４、ｎ＋型ラフローティング領域５０５り成る
ｎ−ｐｎ＋構造のバイポーラトランジスタに対応してい
る。抵抗６０４はｐ型ベース層５０４の抵抗成分を表′
わしでいる。

このＥＳＴをターンオンするには、アノード１カソード
端子Ａ、に間を正バイアスしておき、かつゲート端子Ｇ
に正電圧を印加してＭＯＳＦＥＴ６０１を導通させた状
態で、トランジスタ６０２゜６０３より成るサイリスタ
をトリガしラッチさせるためにｐ型ベース層５０４にト
リガ電流を供給する必要がある。このため、上記文献に
記述されているように、第９図、第１０図の第１ゲート
端子Ｇ１と類似の、トリガ電流供給用のゲーＩ・端子Ｇ
Ｔを、ｐ型ベース層５０４に対して適当に設けなければ
ならない。第１２図の等節回路では、このゲート端子Ｇ
、を点線で示す。一方、ゲート端子Ｇの印加電圧をゼロ
にしてＭＯ９ＦＥＴ６０］を非導通にすることにより、
サイリスクのラッチが外れＥＳＴはターンオフする。

ＥＳＴは前述のＭＯ３ＧＴＯと同様、サイリスタ構造で
あるので、高耐圧になってもオン電圧は低くてきる。ま
た、サイリスタ部とカスコード接続されたＭＯ８ＦＥＴ
６０１のチャネルでターンオフを制御するので、遮断可
能なアノード電流はＭＯ３ＧＴＯよりも高い。さらに、
トランジスタ６０２の増幅率を低くてきるので、高速タ
ーンオフが可能になる。しかしながら、ＭＯ８ＧＴＯと
同様にゲート電極を２個必要とするため、ゲート制御が
煩雑であるという問題がある。また余分なゲート電極の
ためデバイスの実装密度が低下し、実現できる電流密度
が小さくなるという問題もある。

〔発明が解決しようとする課題〕

以上説明したように、従来より提案されあるいは用いら
れている半導体装置は、それぞれに問題点を有している
。すなわち、ＩＧＢＴは、耐圧。

オン電圧、ターンオフ速度の間にトレードオフの関係が
あり、全部を満足させることが難しい。ＭＯ３ＧＴＯ’
ＰＭＣＴは、高耐圧、低オン抵抗は実現できるが、遮断
可能主電流密度が低（、またゲート電極が２個必要であ
るため、ゲート制御が複雑であるという問題がある。ま
たＥＳＴは、高耐圧、低オン抵抗、高速ターンオフ、高
い遮断可能主電流密度は実現できるが、ゲート電極が２
個必要であるためのゲート制御が複雑であるという問題
がある。加えて余分なゲート電極のためデバイスの実装
密度が上がらないという問題もある。

この発明は上記のような問題点を解消するためになされ
たもので、高耐圧、低オン抵抗、高速ターンオフ、高い
遮断可能主電流密度を実現できるとともに、ゲート電極
が単一で済み、その結果としてデバイスの実装密度が高
くなり高電流密度を実現できる半導体装置の製造方法を
得ることを目的とする。

〔課題を解決するための手段〕

第１の発明に係る半導体装置の製造方法は、第１．第２
主面を有する第１導電型の第１半導体層を準備する工程
と、この第１半導体層の第１主面上に第２導電型の第２
半導体層を形成する工程と、この第２半導体層上に比較
的低い第１不純物濃度を有する第１導電型の第１半導体
領域を形成する工程と、この第１半導体領域上にゲート
絶縁膜を形成する工程と、このゲート絶縁膜上にゲート
電極を選択的に形成する工程と、このゲート電極の一方
端部側をマスク材で覆い、該マスク材とゲート電極とを
マスクとして第１導電型の不純物を第１半導体領域に導
入することにより、第１半導体領域の表面に選択的に、
比較的高い第２不純物濃度を有する第１導電型の第２半
導体領域を形成する工程と、マスク材を除去し、ゲート
電極をマスクとして第２導電型の不純物を第１．第２半
導体領域に導入することにより、該第１．第２半導体領
域の表面に選択的に第２導電型の第３．第４半導体領域
をそれぞれ形成する工程と、第２゜第４半導体領域上に
またがって第１主電極を形成する工程と、第１半導体層
の第２主面上に第２主電極を形成する工程とを備えて構
成されている。

第３．第４半導体領域間の表面部分はチャネルとして規
定される。また、第１不純物濃度はオフ時に第１．第２
主電極間に実使用電圧が印加された状態で第１半導体領
域が完全に空乏化する値に設定され、第２不純物濃度は
チャネルの閾値電圧がエンハンスメントモードの所定値
になる値に設定されている。

上記第１の発明において、第１半導体領域は、第２半導
体層の表面に重金属を拡散することにより形成されても
よい。

また、第２の発明に係る半導体装置の製造方法は、第１
．第２主面を有する第１導電型の第１半導体層を準備す
る工程と、この第１半導体層の第一　　　１８　− １主面上に第２導電型の第２半導体層を形成する工程と
、この第２半導体層上にゲート絶縁膜を形成する工程と
、このゲート絶縁膜上にゲート電極を選択的に形成する
工程と、このゲート電極越しに第２半導体層に第１導電
型の不純物を導入することにより、第２半導体層の表面
全面に比較的低い第１不純物濃度を有する第１導電型の
第１半導体領域を形成する工程と、ゲート電極の一方端
部側をマスク材で覆い、該マスク材とゲート電極とをマ
スクとして第１−導電型の不純物を第１半導体領域に導
入することにより、該第１半導体領域の表面に選択的に
、比較的高い第２不純物濃度を有する第１導電型の第２
半導体領域を形成する工程と、マスク材を除去し、ゲー
ト電極をマスクとして第２導電型の不純物を第１．第２
半導体領域に導入することにより、該第１．第２半導体
領域の表面に選択的に第２導電型の第３．第４半導体領
域をそれぞれ形成する工程と、第２．第４半導体領域上
にまたがって第１主電極を形成する工程と、第１半導体
層の第２主面上に第２主電極を形成する工程とを備えて
構成されている。第３．第４半導体領域間の表面部分は
チャネルとして規定される。また、第１不純物濃度はオ
フ時に第１．第２主電極間に実使用電圧が印加された状
態で第１半導体領域が完全に空乏化する値に設定され、
第２不純物濃度はチャネルの閾値電圧がエンハンスメン
トモードの所定値になる値に設定されている。

〔作用〕 第１．第２の発明においては、ゲート電極をマスクとし
た自己整合により第２．第３．第４半導体領域を形成し
ているので、これらの領域相互間の位置関係が厳密に制
御できる。

また第１半導体領域を重金属拡散で形成すれば、重金属
の拡散係数が比較的大きいことにより、その形成が早く
なる。

また第１．第２の発明で得られる半導体装置では、第１
半導体領域の第１不純物濃度はオフ時に第１．第２主電
極間に実使用電圧が印加された状態で第１半導体領域が
完全に空乏化する値に設定され、第２半導体領域の第２
不純物濃度はチャネルの閾値電圧がエンハンスメントモ
ードの所定値になる値に設定されているので、第１．第
２主電極間に実使用電圧が印加されている状態でゲート
電極にバイアス電圧を印加すると、第１主電極−第４半
導体領域−チャネル−第３半導体領域−空乏化した第１
半導体領域→第２半導体層の経路で第２半導体層に電流
が供給され、これがサイリスタ構造のトリが電流となり
、サイリスタにラッチがかかり、半導体装置は直ちにタ
ーンオンする。

ゲート電極のバイアス電圧を除去すると、サイリスクの
ラッチが外れ、半導体装置はオフする。

〔実施例〕

第１図はこの発明による半導体装置の製造方法の一実施
例を適用して製造された半導体装置を示す断面構造図で
あり、第２図はその等価回路を示す回路図である。第１
図を参照して、第１半導体層としてのｐ＋＋半導体基板
７０１上には、第２半導体層としてのｎ＋型上半導体層
７０２ｎ−型ドリフト層７０３が順に積層される。ｎ−
型ドリフト層７０３は例えば、１００　Ｑ　Ｖクラスの
半導体装置において、不純物濃度が１０＋４ｃ１ｎ−３
程度、深さが６０μｍ程度であってもよい。ｎ−型ドリ
フト層７０３の表面には、第１半導体領域としてのｐ−
型半導体領域７０４が形成される。ｐ−型半導体領域７
０４は例えば、不純物濃度がかなり低い１×１０　ｃｍ
　〜１．　Ｘ　１０１５ｃｍ−”程度、深さが数μｍ程
度であってもよい。ｐ−型半導体領域７０４の表面には
、第２半導体領域としてのｐ型半導体領域７０５がウェ
ル状に選択的に形成される。ｐ型半導体領域７０５は例
えば、不純物濃度がチャネル領域７０８のｎ＋＋半導体
領域７０７側の端部において１０１６ｃｍ−３程度、深
さが数μｍ程度であってもよい。

ｐ−型半導体領域７０４の表面には、第３半導体領域と
してのｎ＋＋半導体領域７０６が、領域７０４．７０５
間の界面から離れて選択的に形成される。ｎ＋＋半導体
領域７０６は例えば、不純物濃度が表面において１０１
９　ｃａｎ　−３程度、深さが０゜３μｍ程度であって
もよい。ｐ型半導体領域７０５の表面には、第４半導体
領域としてのｎ＋型半−２２＝ 導体領域７０７が、領域７０４，７０５間の界面から離
れて選択的に形成される。ｎ＋＋半導体領域７０７は例
えば、不純物濃度が表面において１ｏ　１９　ｃｍ　−
３程度、深さが０．３μｍ程度であってもよい。ｎ“型
半導体領域７０６と７０７とではさまれたｐ−型半導体
領域７０４およびｐ型半導体領域７０５の表面部分がチ
ャネル領域７０８となる。

チャネル領域７０８上には、ゲート酸化膜７０９を介し
てゲート電極７１０が形成される。またｐ型半導体領域
７０５およびｎ１型半導体領域７０７上には第１主電極
としてのアノード電極７１１が形成される。これらの電
極７１．０．７１１は絶縁膜７］２により絶縁される。

ｐ＋＋半導体基板７０１の裏面には第２主電極としての
カソード電極７１３が形成される。

第２図の等価回路図において、ｎチャネルＭＯ８ＦＥＴ
８０１は第１図のｐ−型半導体領域７０４から上の部分
のＭＯ８構造より成るＭＯＳＦＥＴに対応している。マ
ルチコレクタのｐｎｐ　トランジスタ８０２は、第１図
のｐ＋＋半導体基板７０１、ｎ＋型型半体体層７０２ｎ
−型ドリフト層７０３およびｐ−型半導体領域７０４よ
り成るｐ”ｎ”ｎ−ｐｉｌｔ造のバイポーラトランジス
タおよび、このバイポーラトランジスタのコレクタをｐ
−型半導体領域７０４からｐ型半導体領域７０５にかえ
た　＋ｎ＋ｎ−ｐ構造のバイポーラトランジスタに対応
している。またｎ　ｐ　ｎ　Ｉ・ランリスク８０３は、
第１図のｎ−型ドリフト層７０３゜ｐ−型半導体領域７
０４およびｎ＋＋半導体領域７０６より成るｎ−ｐ’−
ｎ＋槽構造バイポーラトランジスタに対応している。抵
抗８０４はｐ−型半導体領域７０４における抵抗成分を
表している。

トランジスタ８０２の一部とトランジスタ８０３とがサ
イリスタ接続され、サイリスク部を構成している。そし
て、このサイリスタ部に対し、ＭＯ８ＦＥＴ８０１がカ
スコード接続されている。

このように、この半導体装置では、ＭＯＳＦＥＴによる
ＧＴＯサイリスタのカスコード駆動の形になっている。

次に動作を説明する。ゲート端子Ｇに印加されるゲート
電圧が低く、ＭＯ３ＦＥＴ８０１がオフしている状態て
、アノード端子Ａの印加電圧をカソード端子Ｋに対し上
昇すると、ｎ−型ドリフト層７０３とｐ−およびｐ型半
導体領域７０４，７０５との間のｐｎ接合が逆バイアス
となり、このｐｎ接合の両側に空乏層が伸び始める。空
乏層はアクセプタ密度の低いｐ−型半導体領域７０４に
おいてよく伸び、数Ｖのアノード電圧によってｐ−型半
導体領域７０４内は完全に空乏化される。

さらにアノード電圧を若干上げると、アクセプタ密度の
高いｐ型半導体領域７０５を若干空乏化した状態で、空
乏層の伸びは止まる。

ｎ−型ドリフト層７０３側に伸びた空乏層は、数百■の
アノード電圧の印加てｎ−型ドリフト層７０３内を完全
に空乏化し、さらに定格電圧（例えば１００ＯＶ）近く
までアノード電圧を上げると、ドナー密度の高いｎ＋型
型半体体層７０２若干空乏化した状態て空乏層の伸びは
止まる。定格電圧を越えてアノード電圧を上げていくと
、やがて半導体装置内部の電界が、臨界電界に達し、降
伏が始まる。

第３図は、第１図の構造の半導体装置の電圧阻止状態に
おける空乏層の伸びを示す図である。−点鎖線は低電圧
阻止時の空乏層の伸びを示し、点線は高電圧阻止時の空
乏層の伸びを示す。第１図の構造の場合、ｎ−型ドリフ
ト層７０３とｐ−型半導体領域７０４との間のｐｎ接合
が曲率の無い平坦な接合となるので、電界集中が起こり
にくく、高耐圧化が容易である。

ゲート端子Ｇに正電圧を印加すると、チャネル領域７０
８に反転層が形成されＭＯ８ＦＥＴ８０１がオンする。

チャネル領域７０８が導通する閾値電圧はチャネル領域
７０８のｎ＋＋半導体領域７０７側の端部におけるｐ型
半導体領域７０５の不純物濃度によって決まるが、この
、不純物濃度は、上記閾値電圧かエンハンスメントモー
ドの適当な値になるように設定される。

ＭＯ８ＦＥＴ８０１がオンすると、ｎ＋＋半導体領域７
０６はカソード電極７１１とほぼ同電位になる。この状
態で、アノード端子Ａの印加電圧をカソード端子Ｋに対
して上昇すると、ｎ−型ドリフト層７０３とｐ＝および
ｐ型半導体領域７０４．７０５との間のｐｎ接合が逆バ
イアスされ、前述と同様にしてこのｐｎ接合の両側に空
乏層が広がり、数Ｖのアノード電圧によってｐ−型半導
体領域７０４内は完全に空乏化される。これにより、ｎ
−型ドリフト層７０３．Ｉ）−型半導体領域７０４およ
びｎ＋＋半導体領域７０６より成るｎｐｎトランジスタ
８０３のベース領域内はパンチスルー状態となって、こ
のトランジスタ８０Ｂは低インピーダンスてコレクタ・
エミッタ間かつながる（すなわち導通する）。これによ
り、ｎ＋＋半導体領域７０７からチャネル領域７０８．
ｎ＋＋半導体領域７０６．パンチスルーしたｐ−型半導
体領域７０４を介してｎ−型トリット層７０３（ｐｎｐ
トランジスタ８０２のベース）に電子が注入され、これ
に応答してｐ＋＋半導体基板７０１（ｐｎｐｌ・ランリ
スタ８０２のエミッタ）からｎ＋型型厚導体層７０２介
してｎ−型ドリフト層７０３に正孔が注入される。注入
された正孔の一部は、ｐ−型半導体領域７０４からｐ型
半導体領域７０５を介してカソード電極７］１に流れる
際に抵抗８０４て電圧降下を発生し、ｎｐｎ　ｌ・ラン
リスタ８０３のベース電流として供給されることにより
トランジスタ８０２，８０３がサイリスク動作をしてラ
ッチされる。

このようにしてこの半導体装置はターンオンし、アノー
ド端子Ａからカソード端子Ｋに向けてアノード電流が流
れる。オン状態ではトランジスタ８０２．８０３より成
るサイリスタが働くことにより、ＭＯ３ＦＥ’Ｔ８０］
による直列抵抗での電圧降下が大幅に低減される。また
、ｐ＋型型半導体析板７０１、ｎ＋型型厚導体層７０２
ｎ−型ドリフト層７０３およびｐ型半導体領域７０５よ
り成るｐｎｐトランジスタ（トランジスタ８０２の一部
）も活性になり、アノード電流を流す。

以上のように、この実施例に係る半導体装置のオン状態
では、ＭＯ８ＦＥＴ８０］の通電能力が大幅に改善され
るので、ライフタイムキラーの導人等によりｐｎｐ）ラ
ンリスタ８０２の増幅率が低下しても、それを補ってな
お電流密度の向上（オン電圧の低減）が可能となる。

アノード、カソード端子Ａ、に間にアノード電流が流れ
ているオン状態において、ゲート端子Ｇの正電圧を除去
してチャネル領域７０８を遮断（ＭＯ３ＦＥＴ８０１を
オフ）すると、ｎ　ｐ　ｎ　ｌ・ランリスタ８０３のエ
ミッタが開放される。これによってトランジスタ８０２
，８０３より成るサイリスクのラッチは解除される。そ
して、ｐ−型半導体領域７０４内の少数キャリアである
電子と、ｎ−型ドリフト層７０３内の少数キャリアであ
る正孔とが再結合により消滅することによって、この半
導体装置のターンオフが完了する。少数キャリアの消滅
は後者の正孔の方が時間がかかるので、この半導体装置
は基本的にはＩＧＢＴと同様な遮断特性を示す。

ＭＯＳ　ＧＴＯやＭＣＴのターンオフでは、ＧＴＯザイ
リスタのゲート・カソード間をＭＯＳチャネルでバイパ
スしてサイリスタのラッチを外していたため、遮断可能
主電流密度を十分に高くとることは困難であった。一方
、上記実施例の半導体装置では、ＧＴＯサイリスクのカ
ソードをＭＯＳチャネルで投入・開放する構成となって
いるので、ＭＯＳチャネルの通電能力の限界まで主電流
を通電・遮断できるという利点がある。また、オン・オ
フ制御のためのゲート端子Ｇが単一で済むため、デバイ
スの実装密度が上がり、雇い電流密度か実現可能となる
。さらに、ｐ−型半導体領域７０４の存在により、ｐ型
半導体領域７０５の曲率に起因する電界集中が緩和され
る。このため、ｐ型半導体領域７０５の拡散深さが浅く
てき、またチャネル領域７０８のチャネル長も短くでき
るので、ＭＯ８構造の微細化が可能となり、その結果、
オン抵抗の一層の低減や電流密度の一層の向上が図れる
。

なお、上記実施例に係る半導体装置も、ＩＧＢＴと同様
に、ｐ＋＋半導体基板７０１．ｎ＋型型厚導体層７０２
ｎ−型ドリフト層７０３．　　ｐ型半導体領域７０５お
よびｎ＋＋半導体領域７０７から成る寄生サイリスタを
内蔵している。このため、ｐ型半導体領域７０５内の電
流密度が高くなるとこの寄生サイリスタがラッチアップ
して、制御不能になる可能性かある。従って、ｐ型半導
体領域７０５内の電位上昇を防ぐため、例えば第７図に
示すようにｐ型半導体領域７０５内に高濃度の拡散領域
７１４を設け、ｐ型半導体領域７０５の抵抗率を低く保
つようにするのが望ましい。

次に、第４Ａ図ないし第４Ｅ図を参照しつつ、第１図の
半導体装置の製造方法の一実施例について説明する。ま
ず、第４Ａ図に示すように、ｐ＋＋半導体基板７０１の
表面にｎ型不純物をイオン注入して該基板７０１上にｎ
＋型型半体体層７０２形成した後、その上にｎ−型ドリ
フト層７０３をエピタキシャル成長させる。次に、第４
Ｂ図に示すように、ｎ−型ドリフト層７０３の表面を熱
酸化して酸化膜７３０を形成した後、ボロン等のｐ型不
純物のイオン注入を行う。そして、熱処理を施してｐ型
不純物を拡散することにより、第４Ｃ図に示すようにｐ
−型半導体領域７０４を形成する。

次に、第４Ｄ図に示すように、表面の酸化膜７３０の除
去後、代りにゲート絶縁膜用のシリコン酸化膜７２１を
形成し、さらにその上にポリシリコン膜を形成する。そ
して、写真製版によりポリシリコン膜を選択的に除去す
ることにより、ポリシリコンゲート電極７１０を形成す
る。次に、第４Ｅ図に示すように、レジスト材全面に形
成し、これを写真製版により選択的に除去することより
レジスト７３１を残す。そして、レジスト７３１をマス
クとしてボロン等のｐ型不純物のイオン注入を行った後
、第４Ｆ図に示すようにレジスト７３１を除去し、さら
に熱処理を施してｐ型不純物を拡散させることによりウ
ェル状のｐ型半導体領域７０５を形成する。

次に、第４Ｇ図に示すように、レジスト材を全面に形成
し、これを写真製版により選択的に除去することにより
レジスト７３２を残す。そして、レジスト７３２および
ポリシリコンゲート電極７１０をマスクとして酸化膜７
２１を選択的にエラ＝　　３２　− チング除去する。このときゲート電極７１０下に残った
酸化膜７２１がゲート酸化膜７０９となる。

しかる後、ゲート電極７１０およびレジスト７３２をマ
スクとしてヒ素等のｎ型不純物をイオン注入する。

次に、第４Ｈ図に示すように、熱処理を施してｎ型不純
物を拡散させることにより、ｎ＋＋半導体領域７０６，
７０７を形成する。このときｐ−型半導体領域７０４．
ｐ型半導体領域７０５の露出表面が熱酸化させることに
より、ゲート酸化膜７０９と酸化膜７２１とが再びつな
がり酸化膜７２１ａとなる。しかる後、第４１図に示す
ように、層間絶縁膜７１２てゲート電極７１０を覆うと
ともにこれをパターニングする。そして、メタライズ処
理により、その上から例えばＡｌｌのアノード電極７１
１を形成するとともに、裏面に例えばＴｉ　−Ｎ　１−
Ａｕの三層構造より成るカソード電極７１３を形成する
ことにより、第４１図に示すように、第１図と同等の構
造の半導体装置を得る。

上記実施例によれば、ポリシリコンゲート電極７１０を
先に作って、それを共通のマスクとしてｐ型半導体領域
７０５．ｎ＋＋半導体領域７０６゜７０７を自己整合的
に作成する。このため、これらの領域７０５，７０６．
７０７相互間の横方向の位置ずれが極めて少なくなり、
設計した通りの所望の特性を正確に実現できるという利
点がある。

第５Ａ図ないし第５に図は、第１図の半導体装置の製造
方法の別の実施例を示す断面図である。

図において、第５Ａ図の工程は第４Ａ図の工程と同じで
ある。次に、第５Ｂ図に示すように、ｎ−型ドリフト層
７０３上にゲート絶縁膜用のシリコン酸化膜７２１を形
成する。そしてその上に、第５Ｃ図に示すように、ポリ
シリコンゲート電極７１０を形成する。しかる後、第５
Ｄ図に示すようにレジストア３３を形成し、その上から
ボロン等のｐ型不純物をイオン注入する。そして、第５
Ｅ図に示すように、レジストア３３を除去後、熱処理を
施してｐ型不純物を拡散させることにより、ｐ−一型半
導体領域７０４を形成する。このようにして得られた第
５Ｅ図の構造は先の実施例の第４Ｄ図の構造と等価であ
る。

その後の第５Ｆ図ないし第５に図の］−程は先の製造方
法の第４Ｅ図ないし第４Ｊ図の工程と全く同じであるの
で、説明を省略する。なお、第５Ｅ図の工程てレジスｌ
−７３３を除去せずに残しておき、これを第５Ｆ図の工
程てレジスｌ−７３１として利用してもよい。また、第
５Ｄ図の工程におけるレジスｌ−７３３は必ずしも設け
る必要はない。

このように、この実施例の製造方法では、ｐ−型半導体
領域７０４とｐ型半導体領域７０５とを同じマスクを用
いたｐ型不純物のイオン注入により形成している点か、
先の実施例の製造方法と異なっている。

上記各実施例において、ｐ−型半導体領域７０４の表面
不純物濃度は１．　Ｘ　］、　Ｏ”５ｃｍ−３以下、望
ましくは５　Ｘ　］、　０１３ｃｍ−”以下に選ばれる
。また、ｐ型半導体領域７０５の下面とｐ−型半導体領
域７０４との界面近傍におけるｐ−型半導体領域７０４
の不純物濃度は望ましくは］、　Ｘ　１．０１４ｃｍ　
”以ドに選ばれる。

＝　３５− なお、上記各実施例では、ボロン等のｐ型不純物の拡散
によりｐ−型半導体領域７０４を形成する場合について
説明したか、これに限らず、例えば重金属拡散によって
もｐ−型半導体領域７０４を形成することができる。す
なわち、ｐ−型′−１≧導体領域７０４の表面不純物濃
度を５ｘ１．０１３ｃ％以下とするには、ｎ−型ドリフ
ト層７０３のドナー濃度と相殺させかつ表面アクセプタ
濃度が１×１０１３ｃｍ−３程度になるような所定量の
白金、金等の重金属を拡散することによって、高抵抗の
ｐ−型半導体領域７０４を得ることができる。白金。

金等の重金属はボロン等のｐ型不純物と比較して拡散係
数が大きいため、短時間でｐ−型半導体領域７０４を作
成することかできるという利点がある。

なお、上記実施例ではｎチャネル型の半導体装置につい
て説明したが、各層や領域の導電型を逆にすることによ
り、この発明はｐチャネル型の半導体装置についても適
用できることは勿論である。

〔発明の効果〕

以」二説明したように、請求項］、３記載の発明によれ
ば、ゲート電極をマスクとした自己整合により第２．第
３．第４半導体領域を形成しているので、これらの領域
相互間の位置関係を厳密に制御することができ、所望の
特性を正確に実現できるという効果かある。また、結果
としてｔワられる半導体装置では、等節回路上でサイリ
スクの一方電極にＭＯＳＦＥＴかカスコード接続された
構造にするとともに、第１半導体領域の第１不純物濃度
を、オフ時に第１．第２主電極間に実使用電圧が印加さ
れた状態で第１半導体領域が完全に空乏化する値に設定
し、かつ第２半導体領域の第２不純物濃度を、上記ＭＯ
３ＦＥＴの閾値電圧がエンハンスメントモードの所定値
になる値に設定しているので、第１．第２主電極間に実
使用電圧か印加された状態てゲート電極にバイアス電圧
を印加することによりサイリスクが直ちにラッチして半
導体装置をターンオンさせ、バイアス電圧を除去するこ
とにより直ちにラッチが外れて半導体装置をターンオフ
させることか可能となる。その結果、次の様な種々の優
れた効果が得られる。

■　サイリスタを内蔵しているため、高耐圧と低オン抵
抗とを両立して満足することができる。

■　カスコード接続されたＭＯＳＦＥＴによるオン・オ
フであるため、遮断可能な主電流密度を高くすることが
可能である。

■　電圧阻止状態での電界集中が緩和されるため、高耐
圧化が容易である。

■　ゲート電極が１つで済み、オン・オフ制御信号はエ
ンハンスメントモードのゲート電圧を１つ与えるだけで
よいので、制御回路が簡！−１になる。

■　サイリスタにおけるトランジスタの増幅率を低下さ
せてもよいので、高速のターンオフを実現することがで
きる。

■　ゲート電極が１っであるので、チップ面積か小さく
て済み、高い電流密度を実現することができる。その結
果、よりコストパフォーマンスの高い製品を提供するこ
とができる。

また、請求項２記載の発明によれば、第１半導体領域を
重金属拡散で形成するようにしているのて、重金属の拡
散係数が比較的大きいことにより、その形成を早くする
ことができるという効果がある。

【図面の簡単な説明】

第１図はこの発明による半導体装置の製造方法の一実施
例を適用して製造された半導体装置を示す断面構造図、
第２図はその等価回路を示す回路図、第３図は空乏層の
伸び方を示す図、第４Ａ図ないし第４１図は第１図の半
導体装置の製造方法の一実施例を示す断面図、第５Ａ図
ないし第５に図は第１図の半導体装置の製造方法の他の
実施例を示す断面図、第６図は従来のＩＧＢＴを示す断
面構造図、第７図はその等価回路を示す回路図、第８図
は従来の他のＩＧＢＴを示す断面構造図、第９図は従来
のＭＯ３ＧＴＯを示す断面構造図、第１０図はその等価
回路を示す回路図、第１１図は従来のＥＳＴを示す断面
構造図、第１２図はその等価回路を示す回路図である。 図において、７０１はｐ＋型半導体基板、７０２はｎ＋
型半導体層、７０３はｎ−型ドリフト層、７０４はｐ−
型半導体領域、７０５はｐ型半導体領域、７０６，７０
７はｎ＋型半導体領域、７０８はチャネル領域、７０９
はゲート酸化膜、７１０はゲート電極、７１１はカソー
ド電極、７］３はアノード電極である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）第１、第２主面を有する第１導電型の第１半導体
   層を準備する工程と、 前記第１半導体層の第１主面上に第２導電型の第２半導
   体層を形成する工程と、 前記第２半導体層上に比較的低い第１不純物濃度を有す
   る第１導電型の第１半導体領域を形成する工程と、 前記第１半導体領域上にゲート絶縁膜を形成する工程と
   、 前記ゲート絶縁膜上にゲート電極を選択的に形成する工
   程と、 前記ゲート電極の一方端部側をマスク材で覆い、該マス
   ク材と前記ゲート電極とをマスクとして第１導電型の不
   純物を前記第１半導体領域に導入することにより、前記
   第１半導体領域の表面に選択的に、比較的高い第２不純
   物濃度を有する第１導電型の第２半導体領域を形成する
   工程と、 前記マスク材を除去し、前記ゲート電極をマスクとして
   第２導電型の不純物を前記第１、第２半導体領域に導入
   することにより、前記第１、第２半導体領域の表面に選
   択的に第２導電型の第３、第４半導体領域をそれぞれ形
   成する工程と、前記第２、第４半導体領域上にまたがっ
   て第１主電極を形成する工程と、 前記第１半導体層の第２主面上に第２主電極を形成する
   工程とを備え、 前記第３、第４半導体領域間の表面部分はチャネルとし
   て規定され、 前記第１不純物濃度はオフ時に前記第１、第２主電極間
   に実使用電圧が印加された状態で前記第１半導体領域が
   完全に空乏化する値に設定され、前記第２不純物濃度は
   前記チャネルの閾値電圧がエンハンスメントモードの所
   定値になる値に設定される半導体装置の製造方法。
2. （２）前記第１半導体領域を形成する工程は、前記第２
   半導体層の表面に重金属を拡散させる工程を含む請求項
   １記載の半導体装置の製造方法。
3. （３）第１、第２主面を有する第１導電型の第１半導体
   層を準備する工程と、 前記第１半導体層の第１主面上に第２導電型の第２半導
   体層を形成する工程と、 前記第２半導体層上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を選択的に形成する工
   程と、 前記ゲート電極越しに前記第２半導体層に第１導電型の
   不純物を導入することにより、前記第２半導体層の表面
   全面に比較的低い第１不純物濃度を有する第１導電型の
   第１半導体領域を形成する工程と、 前記ゲート電極の一方端部側をマスク材で覆い、該マス
   ク材と前記ゲート電極とをマスクとして第１導電型の不
   純物を前記第１半導体領域に導入することにより、前記
   第１半導体領域の表面に選択的に、比較的高い第２不純
   物濃度を有する第１導電型の第２半導体領域を形成する
   工程と、 前記マスク材を除去し、前記ゲート電極をマスクとして
   第２導電型の不純物を前記第１、第２半導体領域に導入
   することにより、前記第１、第２半導体領域の表面に選
   択的に第２導電型の第３、第４半導体領域をそれぞれ形
   成する工程と、前記第２、第４半導体領域上にまたがっ
   て第１主電極を形成する工程と、 前記第１半導体層の第２主面上に第２主電極を形成する
   工程とを備え、 前記第３、第４半導体領域間の表面部分はチャネルとし
   て規定され、 前記第１不純物濃度はオフ時に前記第１、第２主電極間
   に実使用電圧が印加された状態で前記第１半導体領域が
   完全に空乏化する値に設定され、前記第２不純物濃度は
   前記チャネルの閾値電圧がエンハンスメントモードの所
   定値になる値に設定される半導体装置の製造方法。