JP4288797B2

JP4288797B2 - 半導体装置の製造方法

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Publication number: JP4288797B2
Application number: JP31396799A
Authority: JP
Inventors: 健宮嶋; 晃黒柳; 広希中村
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-11-05
Filing date: 1999-11-04
Publication date: 2009-07-01
Anticipated expiration: 2019-11-04
Also published as: JP2000200792A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の半導体装置を製造する場合に好適する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ｎチャネルのＩＧＢＴの一例を、図２４に従って説明する。図２４は上記ＩＧＢＴの縦断面図である。この図２４に示すように、コレクタとなる低抵抗ｐ型シリコン基板１上には高抵抗ｎ型エピタキシャル成長層（以下、高抵抗ｎ型領域と称す）２が形成されており、この基板１の表面の所定領域には、ｐ型ウェル領域３と低抵抗ｎ型エミッタ領域４が形成されている。上記ｐ型ウェル領域３の表面の一部領域５は低抵抗ｐ型に形成されている。ｐ型ウェル領域３の表面の所定領域には、ゲート酸化膜６を介してゲート電極７が形成されている。そして、エミッタ領域４とｐウェルの低抵抗領域５に接するようにエミッタ電極９が形成されている。更に、基板１の裏面には、コレクタ電極１０が形成されている。
【０００３】
上記した構成のＩＧＢＴにおいて、ゲート電極７に閾電圧以上の正の電圧を印加すると、ゲート電極７の近傍のｐ型ウェル領域３がｎ型に反転してチャネル１１を形成し、これにより、エミッタ領域４から供給された電子が高抵抗ｎ型領域２へ供給されるようになる。すると、コレクタであるｐ型シリコン基板１から高抵抗ｎ型領域２へホールが供給されるようになり、導電率変調効果を伴うバイポーラ動作が行われる。
【０００４】
このようなＩＧＢＴは、高抵抗ｎ型領域２が導電率変調で大幅に低抵抗化されるため、高耐圧仕様にしても、電界効果トランジスタであるＭＯＳＦＥＴに比べて、オン抵抗を小さくできるという特徴を持つ。このため、ＩＧＢＴは高耐圧仕様のスイッチングデバイスとして使用される。
【０００５】
また、ＩＧＢＴは、前述したようにバイポーラ動作するため、スイッチング時に高抵抗ｎ型領域２に電子に比べて移動度が遅いホールが残留し、高速性が損なわれる。これに対して、高抵抗ｎ型領域２のライフタイムを短くする方法として、例えば数ＭｅＶの電子線を照射することが行われている。そして、この電子線照射により、ゲート酸化膜及びゲート酸化膜／チャネル領域界面が受けた照射損傷は、照射後に行うアニール（熱処理）により回復されるようになっている。
【０００６】
【発明が解決しようとする課題】
しかし、上記従来構成では、チャネル１１近傍のｐ型ウェル領域３の不純物濃度が低いため、上記ｐ型ウェル領域３が高抵抗となることから、エミッタ４の下方部分の横方向の抵抗（図２４にて抵抗Ｒ１で示す）が無視できない程度の大きさとなり、電圧降下が発生する。この場合、上記横方向抵抗Ｒ１が大きくなって、電圧降下がエミッタ領域４とｐ型ウェル領域３を順バイアスできる電位差に達すると、エミッタ領域４とｐ型ウェル領域３と高抵抗ｎ型領域２からなる寄生バイポーラトランジスタをオンさせてしまう。すると、ＩＧＢＴが連続導通状態になり、いわゆるラッチアップが発生する。そして、これが原因となって、Ｌ負荷サージ耐量や負荷短絡耐量等の耐量特性が悪くなるという問題があった。
【０００７】
これに対して、ラッチアップを防止してＬ負荷サージ耐量等の耐量特性を向上させる方法として、ｐウェル領域３の不純物濃度を高くすることが考えられる。しかし、このように構成すると、チャネル１１の不純物濃度も同時に高くなるため、閾電圧が上昇し、オン特性を悪化させてしまうという問題があった。この問題を解決する方法として、特公平６−１８３８号公報に示された方法があり、これについて、図２５を参照して説明する。
【０００８】
図２５に示す構成と、前記図２４に示す構成との相違点は、ｐ型ウェル領域３の内部に付加領域１２を備えた点である。この付加領域１２は、ｐウェル領域３と同じ導電型であるが、ｐウェル領域３よりも高い不純物濃度になるように形成されている。上記付加領域１２内における不純物濃度の最高部分は、ウエハ表面から実質的に平行な深さにあり、図２５にて点線１３で示す。この点線１３は、エミッタ４とｐウェル領域３とのｐｎ接合面と等しいか若しくは深いところにある。この構成の場合、高濃度の付加領域１２により閾電圧を上げることなく、エミッタ４の下方部分の横方向の抵抗（図２４にて抵抗Ｒ１で示す）を小さくすることができる。このため、ラッチアップの抑止、並びに、Ｌ負荷サージ耐量等の耐量特性を向上させることができる。
【０００９】
しかし、上記方法を、セルピッチを微細化した構成に適用すると、例えば図２６に示すコンケーブ溝構造のＩＧＢＴや、図２７に示すＵ溝構造のＩＧＢＴに適用すると、エミッタ領域４の端部の下部１４とチャネル１１とが接近または一致している。このため、付加領域１２を効果的に形成することが困難であった。
【００１０】
一方、電子線を照射してライフタイムを短く制御し、且つ、チャネルを形成するベース領域の不純物濃度を高濃度化することにより、ＩＧＢＴのスイッチング動作を速くし、寄生サイリスタが動作するラッチアップを起こすことなく、閾電圧を低くする方法があり、この方法が特開平５−３４３６６７号公報に記載されている。この方法について、図２８を参照して説明する。
【００１１】
図２８に示すように、まず、ＩＧＢＴ素子構造を作成する工程Ｓ１を実行し、この後、０．７５ＭｅＶ程度の加速電圧で、５〜１５×１０^１４ｃｍ^−２の電子線を照射する（工程Ｓ２）。そして、３３０〜３５０℃でアニールを行い（工程Ｓ３）、閾電圧を電子線照射前よりも約２Ｖ低下させると共に、ライフタイムを２００〜３００ｎｓに制御する。更に、１回目よりも低い加速電圧で約１０^１５ｃｍ^−２の電子線を照射し（工程Ｓ４）、工程Ｓ３よりも低い約３００℃でアニールを行う（工程Ｓ５）。これにより、ライフタイムを変えることなく、ゲート酸化膜とその近傍に生じた損傷を残留させ、閾電圧を低下させている。
【００１２】
上記した方法によれば、電子線照射１回の構成に比べて、閾電圧を変えることなく、図２４に示すｐ型ウェル領域３の不純物濃度を上げることができ、その横方向抵抗Ｒ１を小さくすることができ、従って、寄生サイリスタが動作するラッチアップを防止できる。しかし、上記した方法の場合、ゲート酸化膜とその近傍に生じた欠陥（損傷）が残留していると共に、その回復エネルギが小さいため、このようなＩＧＢＴを比較的高温で連続使用すると、閾電圧が時間と共に変化してしまうという不具合があった。
【００１３】
そこで、本発明の目的は、閾電圧及びオン電圧を増加させることなく、耐量特性を向上させることができ、また、セルピッチを微細化した場合にも適用することが可能となる半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
請求項１の発明においては、半導体層の表面に絶縁ゲートを有するトランジスタ構造を形成する工程と、当該絶縁ゲートを覆うとともに、少なくともチタンを構成元素とするチタン含有膜を、前記半導体層の表面上に形成する工程と、前記チタン含有膜形成後に、電子線、粒子線あるいはＸ線を照射して熱処理を行う工程とを含み、前記チタン含有膜のチタン量、電子線、粒子線あるいはＸ線の照射条件および熱処理条件の少なくとも１つに基づいて、前記トランジスタ構造を形成する工程において設定する前記トランジスタ構造のチャネル領域の不純物濃度を調整するように構成した。これにより、閾電圧を変えることなくチャネル領域の不純物濃度を高くできるから、ラッチアップを防止でき、Ｌ負荷サージ耐量や負荷短絡耐量等の耐量特性を向上させることができる。
【００１５】
請求項２の発明によれば、チタン含有膜のチタン量を変数として、前記トランジスタ構造のチャネル領域の不純物濃度を設定するように構成したので、チタン量だけを調整することにより、上記チャネル領域の不純物濃度を高くできる。この場合、請求項３の発明のように、電子線、粒子線あるいはＸ線を照射する際の照射量あるいは加速電圧を調整して、前記トランジスタ構造のチャネル領域の不純物濃度を設定するように構成しても良い。また、請求項４の発明のように、熱処理を実行する際の熱処理温度あるいは熱処理時間を調整して、前記トランジスタ構造のチャネル領域の不純物濃度を設定することも好ましい。
【００１６】
請求項５の発明においては、半導体層の表面に絶縁ゲートを有するトランジスタ構造を形成する工程と、当該絶縁ゲートを覆うとともに、少なくともチタンを構成元素とするチタン含有膜を、前記半導体層の表面上に形成する工程と、前記チタン含有膜形成後に、電子線、粒子線あるいはＸ線を照射して熱処理を行う工程とを含み、前記チタン含有膜の膜厚を調整して前記電子線、粒子線あるいはＸ線を照射して熱処理する工程前後における前記絶縁ゲートを有するトランジスタ構造の閾値変動量を調整するように構成した。これにより、請求項５の発明によっても、請求項１の発明とほぼ同じ作用効果を得ることができる。この場合、請求項６の発明のように、閾値変動量に基づいて、前記トランジスタ構造を形成する工程において設定する前記トランジスタ構造のチャネル領域の不純物濃度を調整することが好ましい。
【００１７】
請求項７の発明では、電子線、粒子線あるいはＸ線を、前記半導体層の表面側から照射するように構成したので、閾電圧の変化量を大きくすることができる。これは、チャネル領域を形成する側から照射した場合は、その反対側から側から照射した場合に比較して、閾電圧の変化量が大きくなるためである。尚、照射方向以外の条件を同じにしている。
【００１８】
請求項８の発明によれば、チタン含有膜のチタン量を、純チタン単層膜の膜厚に換算して２５ｎｍ以上２００ｎｍ以下に相当する量に設定したので、閾電圧の変化量を十分大きくすることができる。そして、請求項９の発明のように、チタン含有膜のチタン量を、純チタン単層膜の膜厚に換算して１００ｎｍ以上２００ｎｍ以下に相当する量に設定すると、チタン含有膜の膜厚のばらつきによる閾値の素子間ばらつきを抑制できる。
【００１９】
また、請求項１０の発明のように、前記トランジスタ構造を形成する工程が、第１導電型の前記半導体層の表面に、前記チャネル領域の不純物濃度を決める第２導電型の半導体領域を形成し、さらに当該第２導電型の半導体領域内に、前記トランジスタ構造のソース領域あるいはドレイン領域をなす第１導電型の半導体領域を形成し、第１導電型の半導体層において前記第２導電型の半導体領域以外の領域を前記トランジスタ構造のドレイン領域あるいはソース領域となす工程を含むように構成することが好ましい。
【００２０】
更に、請求項１１の発明のように、前記トランジスタ構造を形成する工程が、第１導電型の前記半導体層の表面において前記絶縁ゲートが配置される位置に溝部を形成し、該溝部内に前記絶縁ゲートを配置する工程を含むように構成することが良い。この場合、請求項１２の発明のように、前記チャネル領域の反転層形成領域を、前記溝部の側壁に設定することが好ましい。
【００２１】
また、請求項１３の発明のように、前記チタン含有膜を形成する工程は、当該チタン含有膜が前記絶縁ゲートを有するトランジスタ構造の一主電極を構成するように、前記半導体層の表面上に形成する工程であるように構成することが好ましい。この場合、請求項１４の発明のように、前記チタン含有膜を形成する工程は、当該チタン含有膜を前記一主電極の配置位置の全面にわたって配置する工程であることが良い構成である。
【００２２】
一方、請求項１５の発明のように、前記半導体層を第２導電型の半導体基板に保持するように構成することが好ましい。この場合、請求項１６の発明のように、前記半導体基板に、前記絶縁ゲートを有するトランジスタ構造の他主電極を設定し、前記絶縁ゲートを有するトランジスタ構造として絶縁ゲート型バイポーラトランジスタを構成することがより一層好ましい。
【００２３】
【発明の実施の形態】
以下、本発明をｎチャネルタイプのコンケーブ型ＩＧＢＴに適用した第１の実施例について、図１ないし図２０を参照しながら説明する。まず、図１は本実施例のｎチャネルタイプのコンケーブ型ＩＧＢＴの縦断面図である。この図１に示すように、コレクタとなる低抵抗ｐ型シリコン基板（半導体基板）２１上には、高抵抗ｎ型エピタキシャル成長層（半導体層；以下、高抵抗ｎ型領域と称す）２２が形成されている。上記基板２１の表面の所定領域には、コンケーブ溝２３が形成されていると共に、ｐ型ウェル領域２４、ｐ型チャネル領域４２と低抵抗ｎ型エミッタ領域２５が形成されている。
【００２４】
上記ｐ型ウェル領域２４の表面の一部領域２６は、低抵抗ｐ型に形成されている。また、ｐ型チャネル領域４２の表面のコンケーブ溝２３の側壁に対応する所定領域には、ゲート酸化膜２７を介してゲート電極（絶縁ゲート）２８が形成されている。これにより、コンケーブ溝２３の側壁に反転層（チャネル）の形成領域が設定される。そして、ゲート電極２８の上に層間絶縁膜２９が形成され、この層間絶縁膜２９の上にエミッタ電極３０（一主電極）が形成されている。このエミッタ電極３０は、エミッタ領域２５とｐ型ウェルの低抵抗領域２６の所定領域にコンタクトホール３１を介して接している。
【００２５】
上記エミッタ電極３０は、チタン（Ｔｉ）を含有する電極層（チタン含有膜）３２と、アルミの電極からなるＡｌ電極層３３とから構成されている。更に、上記チタンを含有する電極層３２は、図１４に示すように、チタンの膜からなるＴｉ膜３４と、窒化チタンの膜からなるＴｉＮ膜３５とから構成されている。即ち、エミッタ電極３０は、Ｔｉ膜３４、ＴｉＮ膜３５、Ａｌ膜３３を積層した３層構造（Ａｌ／ＴｉＮ／Ｔｉ構造）の電極である。尚、図１４において、エミッタ電極３０のＴｉ膜３４の下は、シリコン（Ｓｉ）の層３６となっている。一方、図１に示すように、上記した構成のＩＧＢＴの基板２１の裏面には、裏面電極としてコレクタ電極３７（他主電極）が形成されている。
【００２６】
ここで、上記ＩＧＢＴの場合、基板２１が半導体基板を構成し、高抵抗ｎ型エピタキシャル成長層２２が半導体層を構成している。そして、ｐ型チャネル領域４２がチャネル領域を構成し、低抵抗ｎ型エミッタ領域２５が絶縁ゲート型のトランジスタ構造のソース領域を構成し、高抵抗ｎ型エピタキシャル成長層２２の残余のｎ型領域が、絶縁ゲート型トランジスタ構造のドレイン領域を構成している。尚、エミッタ電極３０の配置位置全面にわたって、エミッタ電極３０は、上述の３層構造（Ａｌ／ＴｉＮ／Ｔｉ）を有している。
【００２７】
次に、上記した構成のＩＧＢＴを製造する製造工程について、図２ないし図１２を参照して説明する。まず、図２に示すように、低抵抗ｐ型シリコン基板２１上に高抵抗ｎ型エピタキシャル成長層（高抵抗ｎ型領域）２２を形成する。そして、図３に示すように、高抵抗ｎ型エピタキシャル成長層２２の表面の所定領域に、ｐ型ウェル領域２４を形成する。
【００２８】
更に、図４に示すように、高抵抗ｎ型領域２２の上にパッド酸化膜（シリコン酸化膜）３８を形成し、更にその上にシリコン窒化膜３９を形成し、このシリコン窒化膜３９の上にパターニングしたレジスト４０を配置する。そして、コンケーブ溝２３を形成するための領域について、レジスト４０をマスクにして、シリコン窒化膜３９をドライエッチングして除去する。続いて、パッド酸化膜３８をドライエッチングやウエットエッチングして除去する。そして、基板２１の表面に、ケミカルドライエッチング（等方性エッチング）によりコンケーブ溝２３を形成する。
【００２９】
レジスト４０を除去した後、図５に示すように、コンケーブ溝２３の内部にＬＯＣＯＳ酸化膜４１を形成し、シリコン窒化膜３９及びパッド酸化膜３８を除去する。次に、図６に示すｐ型のチャネル領域４２を形成するために、Ｂ（ボロン）をイオン注入してから、Ｎ_２雰囲気中で熱拡散する。その後、図７に示すように、ｐ型ウェル低抵抗領域（コンタクト用ｐ型領域）２６を形成するために、Ｂ（ボロン）をイオン注入してから、Ｎ_２雰囲気中で熱拡散する。
【００３０】
そして、図８に示すように、低抵抗ｎ型エミッタ領域２５を形成するために、例えばＡｓ（ひ素）或いはＰ（りん）のイオン注入を行ってから、Ｎ_２雰囲気中で熱拡散する。次に、ＬＯＣＯＳ酸化膜４１をウェットエッチングにより除去する。続いて、図９に示すように、ゲート酸化膜２７を形成する。更に、図１０に示すように、例えばポリシリコンのゲート電極２８を形成する。そして、酸化によりゲート電極２８の表面を酸化した後、図１１に示すように、層間絶縁膜（例えばＢＰＳＧ膜）２９を形成する。
【００３１】
次に、図１２に示すように、基板２１の表面に、チタンを含有する電極層３２と例えばアルミからなるＡｌ電極層３３とを順に積層し、エミッタ電極３０を形成する。上記チタンを含有する電極層３２は、図１４に示すように、チタンの膜からなるＴｉ膜３４と、窒化チタンの膜からなるＴｉＮ膜３５とを順に積層して構成されている。
【００３２】
更に、本実施例では、図１３に示すように、基板２１の表面側、即ち、チャネルを形成する高抵抗ｎ型エピタキシャル成長層２２側から、加速電圧が例えば２ＭｅＶの電子線を、その照射量が例えば２００〜８００ｋＧｙになるように照射する。続いて、ライフタイム制御とＭＯＳ界面特性回復の目的で、例えば３００〜４５０℃の温度でアニールを行う。この場合、アニールの温度は、３６０〜３８０℃程度に設定することが最も好ましい。
【００３３】
そして、最後に、基板２１の裏面に例えばアルミからなるコレクタ電極３７を形成する。これにより、図１に示すような構成のコンケーブ型ＩＧＢＴを得ることができる。尚、上記コレクタ電極３７の形成工程は、電子線照射を行う前に実行しても良いし、また、電子線照射とアニールの間に実行しても良い。
【００３４】
さて、上述したようにして製造した本実施例のＩＧＢＴにおいては、エミッタ電極３０にＴｉを含有する電極層３２を形成したので、電子線照射及び照射後アニールを実施した後の閾電圧がマイナス側に大きく変化するという特性が得られることがわかった。以下、この特性について、具体的に説明する。
【００３５】
この場合、従来のエミッタ電極は、図１５に示すように、アルミまたは１％前後のＳｉを含有したアルミの単層膜（Ａｌ膜）４３で構成されており、これをＡｌ単層と呼ぶ。また、基板２１の表面側（即ち、ゲート電極２８を形成した側）から電子線を照射した実施例を、表面照射と呼ぶ。そして、図１６に示すように、基板２１の裏面側（即ち、ゲート電極２８を形成しない側）から電子線を照射した実施例を、裏面照射と呼ぶ。従って、本実施例は、Ａｌ／ＴｉＮ／Ｔｉ構造のエミッタ電極３０を用いた表面照射である。また、比較例として、Ａｌ／ＴｉＮ／Ｔｉ構造のエミッタ電極３０を用いた裏面照射の例を用意する。この場合、従来例は、Ａｌ単層のエミッタ電極を用いた裏面照射となる。
【００３６】
そして、本実施例、比較例及び従来例について、電子線照射前、電子線照射後、照射後アニールを実施した場合の各閾電圧を測定した実験結果を、図１７に示す。この図１７において、実線Ａ１は従来例を示し、実線Ａ２は比較例を示し、実線Ａ３は本実施例を示している。図１７に示すように、従来例のＡｌ単層のエミッタ電極においては、電子線照射後に閾電圧が数Ｖ程度低下するが、その後のアニールにより閾電圧はほぼ元の値まで回復する（戻る）ことがわかる。
【００３７】
これに対して、本実施例や比較例のＡｌ／ＴｉＮ／Ｔｉ構造のエミッタ電極３０においては、電子線照射後の閾電圧の低下が、Ａｌ単層の場合に比べて、著しく大きく、しかも、その後のアニールを行っても閾電圧は元の値に戻らないことがわかる。ここで、Ａｌ／ＴｉＮ／Ｔｉ構造の場合の閾電圧変化には、電子線の照射方向依存性があり、図１７に示すように、表面照射の方が裏面照射よりも閾電圧変化が大きくなることがわかる。
【００３８】
そして、電子線照射前の閾電圧とアニール後の閾電圧との差をΔＶthとし、本実施例、比較例及び従来例について、各ΔＶthを求めた結果を図１８に示す。ΔＶthは、電子線照射とアニール条件に依存するが、本実施例の場合、約５Ｖであった。
【００３９】
また、上記閾電圧変化量ΔＶthは、エミッタ電極に含まれるＴｉの量に依存することが、本発明者による実験でわかった。ここで、Ｔｉ膜の膜厚を変化させたときの、閾電圧変化量ΔＶthの変化を図１９に示す。この図１９から、エミッタ電極に含まれるＴｉの量としては、純Ｔｉの膜厚に換算して、２５ｎｍ以上あれば、閾電圧変化量ΔＶthが十分大きくなることがわかった。即ち、純Ｔｉの膜厚に換算して２５ｎｍ以上２００ｎｍ以下に設定すれば、閾電圧変化量ΔＶthを十分大きくすることができ、閾電圧の経時安定性を確保できる。これにより、Ｔｉの膜厚を可変（調整）することにより、閾電圧変化量ΔＶthを制御可能なことがわかる。また、エミッタ電極に含まれるＴｉの量として、純Ｔｉの膜厚に換算して１００ｎｍ以上２００ｎｍ以下に設定することで、Ｔｉ膜厚のばらつきによる閾値の素子間ばらつきも抑制できる。
【００４０】
また、一般に、閾電圧は、ｐ型ウェル領域２４のチャネル形成領域４２（図１参照）付近のボロン濃度で決定されるが、本実施例の上記した閾電圧を低下できる特性（作用効果）を用いると、閾電圧をＡｌ単層（従来例）の場合の閾電圧とほぼ同じ値の閾電圧に設定しても良い場合には、ｐ型ウェル領域２４のチャネル形成領域４２付近のボロン濃度を高くすることができる。例えば、ｐ型チャネル領域４２をイオン注入で形成するときのボロン打ち込み量を、７．５×１０^１３ｃｍ^−２から１．５×１０^１４ｃｍ^−２のように２倍にすることができる。換言すると、本実施例によれば、ｐ型ウェル領域２４のボロン濃度、即ち、不純物濃度を制御することができる。これにより、ｐ型ウェル領域２４におけるエミッタ電極３０の下方部分の横方向抵抗（抵抗Ｒ１（図２４参照））を小さくすることができる。この結果、本実施例によれば、閾電圧を変えることなく、Ｌ負荷サージ耐量及び短絡耐量等の耐量特性を向上させることができる。
【００４１】
更に、本実施例においては、エミッタ電極３０をＴｉを含有する構造（Ａｌ／ＴｉＮ／Ｔｉ構造）としたので、Ａｌ単層の場合にＭＯＳ界面付近に発生する欠陥に比べて、回復に要するエネルギが著しく高くなる。本発明者らによる実験によって、閾電圧変動の活性化エネルギーを求めたところ、１．１４ｅＶであり、例えば１５０℃程度の高温連続使用においても、１０００００時間程度なら閾電圧の変化はほとんどなく、閾電圧の安定性が十分なものである。
【００４２】
一方、近年、ＩＧＢＴにおいては、オン電圧を低減させるために、セル構造を図１に示すように薄型にすると共に、セルサイズを微細化する傾向にある。このような構成の場合、チャネル形成領域４２とエミッタ領域２５の端部下部とが接近若しくは一致するような構造となるため、エミッタ領域の下部に高濃度ｐ型ウェル領域を形成するという従来技術のところで述べた方法では、対処することができなかった。
【００４３】
これに対して、上記実施例では、チャネル形成領域４２を含むｐ型ウェル領域２４全体のボロン濃度を高めることができるため、微細化（セルピッチを例えば１０μｍ程度に微細化）させた薄型の構成のＩＧＢＴに対しても、本発明を適用することが可能であり、十分な効果を得ることができる。
【００４４】
また、上記実施例においては、本発明者による実験によれば、次のことを確認している。まず、電子線の照射量或いは加速電圧を増やすと、閾電圧変化量ΔＶthが増大することがわかった。これにより、電子線の照射量或いは加速電圧を調整することにより、閾電圧を制御することができる。更に、アニール温度を高くすると、閾電圧変化量ΔＶthが減少することがわかった。これにより、アニール温度を調整することにより、閾電圧を制御することができる。更にまた、アニール時間を長くすると、閾電圧変化量ΔＶthがわずかに減少することがわかった。これにより、アニール時間を調整することにより、閾電圧を制御することができる。
【００４５】
尚、上記実施例では、エミッタ電極３０を３層構造、即ち、Ａｌ／ＴｉＮ／Ｔｉ構造の電極としたが、これに限られるものではなく、少なくともＴｉを含有する層を電極に設ける構成とすれば良い。具体的には、Ａｌ／Ｔｉ、Ｎｉ／Ｔｉ、Ｃｕ／Ｔｉの各電極や、それらの合金の電極や、Ｔｉだけの電極等でも良い。
【００４６】
また、上記実施例では、電子線を照射するように構成したが、これに代えて、粒子線である例えばＨｅ線を照射するように構成しても良く、この場合も、ほぼ同等の作用効果を得ることができる。例えば加速電圧が２４ＭｅＶのＨｅ線を、基板２１の表面側（即ち、ゲート電極２８が形成された側）から照射した構成の閾電圧の変化を測定した結果を、図２０に示す。この図２０から、Ｈｅ線照射の場合も、閾電圧を十分小さくできることが分かる。更に、電子線やＨｅ線を照射する代わりに、Ｈｅ線以外の粒子線やＸ線を照射するように構成しても良い。
【００４７】
図２１は本発明の第２の実施例を示すものであり、この第２の実施例では、本発明をプレーナ型ＩＧＢＴに適用した。尚、第１の実施例と同一部分には同一符号を付している。このプレーナ型ＩＧＢＴの場合も、第１の実施例のコンケーブ型ＩＧＢＴとほぼ同じ作用効果を得ることができる。
【００４８】
また、図２２に示す本発明の第３の実施例のように、本発明をＵ溝型ＩＧＢＴに適用しても良い。尚、第１の実施例と同一部分には同一符号を付している。このＵ溝型ＩＧＢＴの場合も、第１の実施例のコンケーブ型ＩＧＢＴとほぼ同じ作用効果を得ることができる。特に、Ｕ溝型ＩＧＢＴは、セルピッチが数μｍ程度の微細化された薄型デバイスであるから、本発明の作用効果がより一層顕著なものとなる。
【００４９】
更に、図２３は本発明の第４の実施例を示すものであり、第１の実施例と同一部分には同一符号を付し、異なるところを説明する。この第４の実施例は、第１の実施例のコンケーブ型ＩＧＢＴのｐ型シリコン基板２１と高抵抗ｎ型エピタキシャル成長層２２との間に低抵抗ｎ型エピタキシャル成長層４４を設けたものである。そして、このコンケーブ型ＩＧＢＴの場合も、第１の実施例とほぼ同じ作用効果を得ることができる。
【００５０】
尚、上記各実施例では、本発明をｎチャネルタイプの各ＩＧＢＴに適用したが、これに代えて、ｐチャネルタイプの各ＩＧＢＴに適用しても良い。また、上記各実施例では、本発明をＩＧＢＴに適用したが、これに限られるものではなく、例えばＭＯＳＦＥＴ（ｐ型シリコン基板２１をｎ型シリコン基板に置き換えたＭＯＳＦＥＴ）に適用しても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すコンケーブ型ＩＧＢＴの縦断面図
【図２】コンケーブ型ＩＧＢＴの製造工程を示す縦断面図
【図３】コンケーブ型ＩＧＢＴの製造工程を示す縦断面図
【図４】コンケーブ型ＩＧＢＴの製造工程を示す縦断面図
【図５】コンケーブ型ＩＧＢＴの製造工程を示す縦断面図
【図６】コンケーブ型ＩＧＢＴの製造工程を示す縦断面図
【図７】コンケーブ型ＩＧＢＴの製造工程を示す縦断面図
【図８】コンケーブ型ＩＧＢＴの製造工程を示す縦断面図
【図９】コンケーブ型ＩＧＢＴの製造工程を示す縦断面図
【図１０】コンケーブ型ＩＧＢＴの製造工程を示す縦断面図
【図１１】コンケーブ型ＩＧＢＴの製造工程を示す縦断面図
【図１２】コンケーブ型ＩＧＢＴの製造工程を示す縦断面図
【図１３】コンケーブ型ＩＧＢＴの製造工程を示す縦断面図
【図１４】３層構造のエミッタ電極の縦断面図
【図１５】Ａｌ単層構造のエミッタ電極の縦断面図
【図１６】コンケーブ型ＩＧＢＴの製造工程を示す縦断面図
【図１７】閾電圧の変化を示す図
【図１８】閾電圧変化量ΔＶthの変化を示す図
【図１９】閾電圧変化量ΔＶthとＴｉの膜厚との関係を示す図
【図２０】Ｈｅ線照射の場合の閾電圧の変化を示す図
【図２１】本発明の第２の実施例を示すプレーナ型ＩＧＢＴの縦断面図
【図２２】本発明の第３の実施例を示すＵ溝型ＩＧＢＴの縦断面図
【図２３】本発明の第４の実施例を示すコンケーブ型ＩＧＢＴの縦断面図
【図２４】従来構成を示す図１相当図
【図２５】異なる従来構成を示す図１相当図
【図２６】異なる従来構成を示す図１相当図
【図２７】異なる従来構成を示す図１相当図
【図２８】従来構成の製造工程を示す図
【符号の説明】
２１は低抵抗ｐ型シリコン基板（半導体層）、２２は高抵抗ｎ型エピタキシャル成長層、２３はコンケーブ溝、２４はｐ型ウェル領域、２５は低抵抗ｎ型エミッタ領域、２６はｐ型ウェル低抵抗領域、２７はゲート酸化膜、２８はゲート電極（絶縁ゲート）、２９は層間絶縁膜、３０はエミッタ電極、３２は電極層（チタン含有膜）、３３はＡｌ電極層、３４はＴｉ膜、３５はＴｉＮ膜、３７はコレクタ電極、４２はチャネル領域、４３はＡｌ膜、４４は低抵抗ｎ型エピタキシャル成長層を示す。

Claims

半導体層の表面に絶縁ゲートを有するトランジスタ構造を形成する工程と、
当該絶縁ゲートを覆うとともに、少なくともチタンを構成元素とするチタン含有膜を、前記半導体層の表面上に形成する工程と、
前記チタン含有膜形成後に、電子線、粒子線あるいはＸ線を照射して熱処理を行う工程とを含み、
前記チタン含有膜のチタン量、電子線、粒子線あるいはＸ線の照射条件および熱処理条件の少なくとも１つに基づいて、前記トランジスタ構造を形成する工程において設定する前記トランジスタ構造のチャネル領域の不純物濃度を調整することを特徴とする半導体装置の製造方法。
前記チタン含有膜のチタン量を変数として、前記トランジスタ構造のチャネル領域の不純物濃度を設定することを特徴とする請求項１記載の半導体装置の製造方法。
前記電子線、粒子線あるいはＸ線を照射する際の照射量あるいは加速電圧を調整して、前記トランジスタ構造のチャネル領域の不純物濃度を設定することを特徴とする請求項１または２記載の半導体装置の製造方法。
前記熱処理を実行する際の熱処理温度あるいは熱処理時間を調整して、前記トランジスタ構造のチャネル領域の不純物濃度を設定することを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法。
半導体層の表面に絶縁ゲートを有するトランジスタ構造を形成する工程と、
当該絶縁ゲートを覆うとともに、少なくともチタンを構成元素とするチタン含有膜を、前記半導体層の表面上に形成する工程と、
前記チタン含有膜形成後に、電子線、粒子線あるいはＸ線を照射して熱処理を行う工程とを含み、
前記チタン含有膜の膜厚を調整して前記電子線、粒子線あるいはＸ線を照射して熱処理する工程前後における前記絶縁ゲートを有するトランジスタ構造の閾値変動量を調整することを特徴とする半導体装置の製造方法。
前記閾値変動量に基づいて、前記トランジスタ構造を形成する工程において設定する前記トランジスタ構造のチャネル領域の不純物濃度を調整することを特徴とする請求項５記載の半導体装置の製造方法。
前記電子線、粒子線あるいはＸ線は、前記半導体層の表面側から照射されることを特徴とする請求項１ないし６のいずれかに記載の半導体装置の製造方法。
前記チタン含有膜のチタン量を、純チタン単層膜の膜厚に換算して２５ｎｍ以上２００ｎｍ以下に相当する量に設定することを特徴とする請求項１ないし７のいずれかに記載の半導体装置の製造方法。
前記チタン含有膜のチタン量を、純チタン単層膜の膜厚に換算して１００ｎｍ以上２００ｎｍ以下に相当する量に設定することを特徴とする請求項８記載の半導体装置の製造方法。
前記トランジスタ構造を形成する工程は、第１導電型の前記半導体層の表面に、前記チャネル領域の不純物濃度を決める第２導電型の半導体領域を形成し、さらに当該第２導電型の半導体領域内に、前記トランジスタ構造のソース領域あるいはドレイン領域をなす第１導電型の半導体領域を形成し、第１導電型の半導体層において前記第２導電型の半導体領域以外の領域を前記トランジスタ構造のドレイン領域あるいはソース領域となす工程を含むことを特徴とする請求項１ないし９のいずれかに記載の半導体装置の製造方法。
前記トランジスタ構造を形成する工程は、第１導電型の前記半導体層の表面において前記絶縁ゲートが配置される位置に溝部を形成し、該溝部内に前記絶縁ゲートを配置する工程を含むことを特徴とする請求項１ないし１０のいずれかに記載の半導体装置の製造方法。
前記チャネル領域の反転層形成領域は、前記溝部の側壁に設定されることを特徴とする請求項１１記載の半導体装置の製造方法。
前記チタン含有膜を形成する工程は、当該チタン含有膜が前記絶縁ゲートを有するトランジスタ構造の一主電極を構成するように、前記半導体層の表面上に形成する工程であることを特徴とする請求項１ないし１２のいずれかに記載の半導体装置の製造方法。
前記チタン含有膜を形成する工程は、当該チタン含有膜を前記一主電極の配置位置の全面にわたって配置する工程であることを特徴とする請求項１３記載の半導体装置の製造方法。
前記半導体層は第２導電型の半導体基板に保持されることを特徴とする請求項１ないし１４のいずれかに記載の半導体装置の製造方法。
前記半導体基板には前記絶縁ゲートを有するトランジスタ構造の他主電極が設定され、前記絶縁ゲートを有するトランジスタ構造として絶縁ゲート型バイポーラトランジスタが構成されることを特徴とする請求項１５記載の半導体装置の製造方法。