KR19990078277A - 유기 게이트 측벽 스페이서 - Google Patents

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KR19990078277A
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sidewall
forming
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조이너케이쓰에이
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윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

파릴렌 등의 유기재로 된 디스포저블 스페이서(232)가 게이트 구조물의 측벽에 대해 자기 정렬하여 형성되는 집적 회로 제조 방법을 제공한다. 이러한 방법은 예를 들어, 고농도의 불순물 주입 영역(heavy implant)이 통상의 측벽 스페이서의 폭보다 게이트 코너로부터 좀 더 이격되어 있을 수 있기 때문에 드레인 프로파일 엔지니어링(drain profile engineering)에 유용하다.

Description

유기 게이트 측벽 스페이서{ORGANIC GATE SIDEWALL SPACERS}
본 발명은 집적 회로 제조 방법에 관한 것으로, 더 상세히는 집적 회로 제조에서 디스포저블 측벽 스페이서(disposable sidewall spacer)의 사용에 관한 것이다.
스케일링(Scaling)
집적 회로 디바이스 기술에서 디바이스 크기를 점차적으로 줄이는 기술이 수년 동안 지속적으로 성장해왔다. 종래의 MOS 기술로서, 최소로 패터닝된 크기('임계치')를 축소시킴에 따라, 게이트 산화막이 더 얇아지고, 확산층이 더 얕아지고, 트랜지스터 최소 채널 길이는 더 작아진다. 또한 공통적으로 전원 전압이 감소된다. 또한, 종래의 스케일링 스트레이티지(scaling strategy)를 고려한 상세한 기술이 예를 들어, 본원에서 참조용으로 Hewlett-Packard Journal, vol.48, no.4, pp.96-100(Aug. 1997)의 "MOSFET scaling into the future" 에 기재되어 있다.
드레인 프로파일 엔지니어링(Drain Profile Engineering)
서브미크론 전계 효과 트랜지스터(submicron field effect transistor)에서 고질적인 문제 중 하나는 핫 캐리어 효과(hot carrier effect)이다. 종래의 NMOS 싱글 드레인-확산 트랜지스터 구조에서, 전자의 전위 에너지(전압)는 N+드레인 확산 바운더리를 교차함에 따라 극적으로 변화된다. 단시간에 걸친 이러한 전위 에너지의 격심한 변화는 고전계 값을 한정한다. 고자계 값이 높게 되면 반도체 격자 내에서 전자들이 상이한 방법('핫' 전자들로서)으로 동작하게 한다. 이러한 전자들은 예를 들어, 게이트 유전체 내로 또는 이를 통하여 침투하여, 게이트 유전체가 시간이 소요되면 충전 될 수 있게 하여 트랜지스터가 동작에 실패하도록 만든다.
고전압 디바이스(high-voltage device)에 관련된 다른 효과로 애벌런치 브레이크다운(avalanche breakdown)이 있다. 역시, 고피크의 전계 값은 저전압에서 애벌런칭을 야기시키기 쉬울 것이다.
이러한 영향을 피하기 위해, 몇가지 기술이 제안되었다. 이러한 기술들 중 하나는 저농도로 도핑된 드레인 확산(LDD) 영역에서, 측벽 스페이서가 드레인 프로파일링을 지원하기 위해 사용되는 것이다. 측벽 스페이가 게이트 구조물 상에 형성되기 앞서 제1의 저농도의 얕은 불순물 주입이 수행되고, 스페이서가 형성된 다음 두번째로 고농도의 불순물 주입이 수행된다. 현재의 프로세스에서, LDD 불순물 주입량(dosage)이 고농도에 도달하게 되면, 이들은 때때로 중간 농도로 도핑된 드레인(medium-doped drain; MDD) 불순물 주입으로서 언급된다.
현재 프로세스는 드레인 프로파일을 최적화시키기 위해 3개 또는 때때로 4개의 별개의 불순물 주입을 사용할 수 있다. 이는 또한 드레인 내로의 채널을 통과하는 캐리어에 의해 알 수 있는 전압의 평탄도를 더 좋게 하므로써, 피크 전계(peak electric field)를 감소시킨다.
에칭 또는 불순물 주입에서의 구성 요소(Structural Elements in Etching or Implantation)
반도체 프로세싱의 많은 응용에 있어서, 도펀트(dopants)의 에칭 또는 증착을 제어하기 위한 구성 요소가 사용된다. 또한, 포토레지스트가 마스크로서 사용되거나 에칭 또는 증착을 제어하기 위한 사용된다. 그러나, 현존의 구성 요소들은 고온에서 증착되기 때문에, 이러한 증착은 포토레지스트와 양립할 수 없다. 예를 들어, LDD, MDD 및 소스/드레인 불순물 주입물의 주입은 통상은 포토레지스트를 사용하여, 반대의 트랜지스터 타입으로부터의 도펀트를 차단시키고, 게이트 에지로부터 도펀트를 띄어 놓기 위해 산화물(예를 들어, TEOS) 또는 질화물(예를 들어, LPCVD) 측벽 스페이서를 사용한다. 적어도 하나의 에너지 도시지(energy dosage)가 (LDD 또는 MDD에 대한) 게이트 바로 옆에 인접하고 다른 에너지 도시지는 (소스/드레인에 대한) 게이트로부터 더 떨어져 있도록 요구되기 때문에, 각 트랜지스터 타입에 대해 적어도 두개의 마스킹 동작이 바람직하다.
애싱가능 게이트 측벽 스페이서(Ashable Gate Sidewall Spacer)
본 발명은 집적 회로 프로세싱에서 새로운 변형에 관한 것으로서, 게이트 선 상의 디스포저블 측벽 스페이서들은 파릴렌(parylene) 및 플라즈마 폴리머 등의 유기재로 형성된다. 이러한 스페이서는 바람직하게는 무기(및 영구) 측벽 스페이서와 결합하여 사용되나, 디스포저블 스페이서가 저온 프로세스에 의해 증착되기 때문에, 적소(in place)에 포토레지스트를 이용하여 상기 스페이서를 사용하므로써, 최적의 소스/드레인 확산 프로파일링을 한정할 때에 추가 자유도(degree of freedom)를 제공하는 것이 가능해진다. 다른 특유의 장점으로는 프로세서에서 유기 측벽 스페이서를 제거하기 위한 애싱이 양호하게 수행될 뿐만 아니라, 패터닝 공정 이후 포토레지스트를 제거하기 위한 소정의 경우에 애싱이 수행되어야만 한다는데 있다.
개시된 방법 및 구조들은 다음과 같은 장점을 포함한다;
레지스트가 제위치에 있을 때 사용될 수 있고;
마스킹 공정이 덜 필요하고;
신속한 열적 어닐링(RTAs) 및, 이와 연관된 세척 공정(cleanup)을 배제하고;
장시간에 걸쳐 중간 온도의 질화물 증착을 배제하고;
추가되는 공정없이 스페이서들이 제거되며;
패턴 조정에 대해 새로운 자유도를 제공하여, NMOS 대 PMOS 프로세스의 결합 해제시에 좀 더 많은 유연성을 갖게 하며;
좀 더 유연한 자기 정렬 관계를 제공하며;
프로세스 복잡성을 감소시키며;
실질적으로 서멀 버짓(thermal budget)을 감소시키며;
제조 비용을 감소시킨다.
도 1은 개시된 유기 게이트 측벽 스페이서를 사용하는 CMOS 프로세스 중 일 실시예의 플로우챠트를 도시하는 도면.
도 2a 내지 2i는 개시된 부류의 실시예의 제조 공정 동안 CMOS 장치의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
214: CVD 질화물
220N, 220P: 게이트 구조물
230: 포토레지스트
232: 유기 측벽 스페이서
243: 소스/드레인 영역
본 발명의 다양한 사상을 현재의 바람직한 실시예를 참조하여 기술할 것이다. 그러나, 이러한 부류의 실시예는 본원의 사상들 중 단지 수개의 장점만을 제공하는 것임을 주지하기 바란다. 일반적으로, 본 출원의 상세한 설명에 기술된 실시예가 청구된 발명을 제한할 필요는 없다. 또한, 이러한 설명이 임의의 독창적인 특성에 적용될 수 있고 그외는 적용될 수 없을 수도 있다.
프로세스의 개요
도 1은 개시된 유기 측벽 스페이서를 사용하는 CMOS 구조의 제조 공정에 대한 일부 공정의 플로우를 도시한 것이다. 이는 다양한 관점의 제조 공정에서 웨이퍼의 단면을 도시하는 도 2a 내지 2i를 참조하여 이하에서 설명될 것이다. 도 1에 도시된 플로우에 앞서, 절연 구조(210) 및 게이트 산화물(212)이 형성될 것이다. 도 2a에서, 공정은 게이트 구조물(220N 및 220P)의 형성(공정 110)으로 시작되며, 바람직하게는 단일 도전층으로 형성되지만, 일 함수(work function) 또는 유전체 최적화(dielctric optimization)를 원한다면 두개 또는 그 이상의 증착 및 패터닝된 도전체층이 선택적으로 각각 형성될 수 있다. 통상 스마일링 산화(smiling oxidation)(도시안됨)가 수행되고, CVD 질화물(214)로 된 대략 200 ㎚ 두께의 박층이 증착된다(공정 115). 도면에서, 소스/드레인 영역, 게이트 산화층(212) 및 질화층(214)은 이러한 얇은 단일층으로서 도시된다.
도 1의 (공정 120) 내지 (공정 160)은 N형 트랜지스터에 불순물 주입하기 위해 일단 수행된 다음 다시, P형 트랜지스터에 불순물 주입을 위해 수행된다. 이러한 공정은 둘 중 어느 하나에서 순서대로 실행될 수도 있으나, 다음의 설명은 N형 트랜지스터에 일단 불순물 주입됨을 가정한다.
도 2b에 도시된 바와 같이, 포토레지스트(230)가 증착되고 패터닝되어 N형 트랜지스터 만을 노출시킨다(공정 120). "포켓(pocket)" 불순물과 N형 트랜지스터의 MDD 불순물이 주입되어(공정 125), 도시된 예에서 영역(241 및 242)을 형성한다.
도 2c에서, 유기 측벽 스페이서(232)가 N형 트랜지스터의 노출된 게이트 구조물 및 포토레지스트의 에지 상에 형성된다(공정 140). 일단 스페이가 형성되면, 소스/드레인 영역(243)에 불순물 주입된다(공정 145). 얇은 질화층(214)은 노출된 NMOS 활성 영역으로부터 스트립된 다음(도 2d 참조)(공정 150), 도 2e에 도시된 레지스트(230) 및 유기 스페이서(232)를 애싱하거나 또는 화학적으로 스트립핑하게 된다(공정 150). 이것으로 NMOS 트랜지스터에 대한 불순물 주입 공정이 완료되며, 공정(130 내지 165)는 PMOS 트랜지스터에 대해 반복될 것이다.
도 2f를 참조하면, 포토레지스트(230N)의 새로운 층이 증착 및 패터닝되어(공정 120) P형 트랜지스터 만을 노출시키고, 이어서 P형 "포켓" 영역(245)으로 불순물이 주입된다(공정 125). 도 2g에서, 선택적인 유기 측벽 스페이서(232')가 형성되고(공정 130), MDD 불순물 주입을 선택적으로 수행하여 영역(246)을 형성하게 된다. 이는 도 2h에서, 유기 측벽 스페이서(232'')를 형성함으로써 적당한 소스/드레인 분리를 허여하여 P형 소스/드레인 영역(248)의 불순물 주입(공정 145)으로 이어진다. 결국, 도 2i에 도시된 바와 같이, 질화물(214)이 P형 트랜지스터의 노출 활성 영역으로부터 제거되고(공정 150), 레지스트(230') 및 유기 스페이서(232' 및 232'')가 애싱되거나 화학적으로 스트립된다(공정 155). 선택적으로는, 도펀트를 이산시키기 위해 어닐링이 수행될 수 있다(공정 160).
이러한 점에서, 통상적인 프로세싱이 집적 회로에 대해 재개시된다.
NMOS 트랜지스터에 대한 스페이서가 PMOS 트랜지스터의 스페이서와는 별개로 형성되기 때문에, 각각의 형태의 트랜지스터는 도핑 레벨의 수 및 다양한 불순물 주입 간의 분리 둘다를 각각 최적화시킬 수 있다.
제1 실시예: 파릴렌
제1 실시예에서, 파릴렌과 접착 촉진제(adhesion promoters)가 선택적으로 증착되고, O2로 비등방적으로 에칭되어 디스포저블 스페이서를 형성하게 된다. 파릴렌은 통상 10 내지 100 ㎚ 두께로 증착된다. 이러한 유기재는 높은 공형성(conformality)을 가져서 마이크로웨이브 애프터글로 애셔(microwave afterglow asher)에서 예를 들어 O2 및 5% CF4를 사용하는 포토레지스트에 의해 또는 다음에서 설명하는 대체 화합물에 의해 용이하게 애싱될 수 있다.
제2 실시예: 플라즈마 증착 탄화 수소
공형성 및 애싱성(ashability)에 대한 요건을 충족시킬 수 있는 유기재 그룹은 플라즈마 증착 탄화 수소이다. 사용된 고유한 탄화 수소의 증착 두께는 재료의 공형성에 의존하는 것으로, 그 공형성이 유사한 파릴렌과 동일한 범위에 있다. 이러한 재료는 파리렌보다 애싱하기 좀더 어렵지만 애싱가능한 것으로 예상된다.
다른 실시예: 유기 스페이서에 이은 무기 스페이서
실시예들 중에서, 게이트에 최근접한 영역으로부터 소스/드레인 불순물 주입 상태를 마스크하기 위해 디스포저블 유기 스페이서가 사용되고; 불순물 주입 후, 유기 스페이서가 제거되고 영구적인 무기 스페이서로 교체된다. 본 실시예에서는, 불순물 주입의 마스킹 및 실리사이드 성장을 제한시키기 위한 스페이서를 별개로 최적화시켜 사용할 수 있다.
개시된 실시예들에 따르면, 집적 회로 처리 방법에 있어서, 게이트 구조물의 에지에 자기 정렬된 유기 구조물을 형성하는 단계; 상기 유기 구조물의 포지션에 의해 적어도 부분적으로 제어되는 프로세싱 동작을 수행하는 단계; 및 상기 유기 구조물을 제거하는 단계를 포함하는 집적 회로 처리 방법을 제공한다.
다른 개시된 실시예들에 따르면, 트랜지스터 게이트 구조물을 형성하는 방법에 있어서, 반도체 재료 상에 측벽을 갖는 패터닝된 게이트 도전층을 형성하는 단계; 및 상기 게이트 도전체의 상기 측벽에 대해 자기정렬되도록 제1 측벽 스페이서를 형성하는 단계; 상기 게이트 도전체의 상기 측벽에 대해 자기정렬되도록 유기재의 제2 측벽 스페이서를 형성하는 단계; 및 상기 제1 측벽 스페이서 및/또는 상기 제2 측벽 스페이서에 의해 마스킹된 상기 반도체 재료 내에 도펀트를 도입(introducing)시킨 다음 상기 제2 측벽 스페이서를 제거하는 단계를 포함한다.
수정 및 변형
당업자에게 인지된 바와 같이, 본 발명의 신규한 사상은 출원의 범위내에서 수정 및 변형이 가능하며 따라서, 특허의 범위도 소정의 특정한 예시에 제한되는 것이 아니라 출원의 청구범위에 의해서만 제한된다.
다른 실시예에서, 유기 측벽이 제거된 다음 무기 측벽이 증착된다. 이때, 선택적으로 불순물 주입도 수행될 수 있고, 이는 주로 소스/드레인 불순물 주입일 수 있다. 실리사이드 클래딩(silicide cladding)을 위한 금속 증착 공정은 바람직하게는 이러한 최종 무기 스페이서가 형성된 다음 형성되나, (덜 바람직한 것이긴 하나)유기 스페이서가 제거된 다음 선택적으로 형성될 수 있다.
다른 실시예에서, 파릴렌은 O2 및 대략 5%의 N2 또는 Ar 화합물을 사용하여 애싱될 수 있다.
다른 실시예에서, 유체 소스(fluid source)를 이용하여 증착될 수 있는 유기재는 가스 또는 액상 증착에 의해 증착되어 디스포저블 스페이서를 생성할 수 있다. 유체는 이상적인 이방성 증착에 대해 필수적인 것이다.
상술한 바와 같이 본 발명은 집적 회로 제조에 있어, 최적의 소스/드레인 확산 프로파일을 한정하는 추가 자유도(degree of freedom)를 제공하고, 프로세서에서 유기 측벽 스페이서를 제거하기 위한 애싱이 양호하게 수행될 뿐아니라, 패터닝 공정 이후 포토레지스트를 제거하기 위한 소정의 경우에 애싱이 수행되어,패턴 조정에 대해 새로운 자유도를 제공하여, 프로세스 복잡성을 감소시키며, 제조 비용을 감소시키는 효과가 있다.

Claims (6)

  1. 집적 회로 프로세싱 방법에 있어서,
    게이트 구조물의 에지에 자기 정렬되는 유기 구조물(organic structure)를 형성하는 단계;
    상기 유기 구조물의 포지션에 의해 적어도 부분적으로 제어되는 프로세싱 동작을 수행하는 단계; 및
    상기 유기 구조물을 제거하는 단계
    를 포함하는 것을 특징으로 하는 집적 회로 프로세싱 방법.
  2. 제1항에 있어서, 상기 유기 구조물은 주성분으로서 파릴렌(parylene)을 포함하는 것을 특징으로 하는 집적 회로 프로세싱 방법.
  3. 제1항에 있어서, 상기 유기 구조물은 주성분으로서 플라즈마 증착 탄화 수소(plasma deposited hydrocarbon)를 포함하는 것을 특징으로 하는 집적 회로 프로세싱 방법.
  4. 제1항에 있어서, 상기 유기 구조물은 유체(fluid)를 이용하여 증착되는 것을 특징으로 하는 집적 회로 프로세싱 방법.
  5. 트랜지스터 게이트 구조물을 형성하는 방법에 있어서,
    반도체 재료 상에, 측벽을 갖는 패터닝된 게이트 도전체층을 형성하는 단계;
    상기 게이트 도전체의 상기 측벽에 대해 자기 정렬되도록 제1 측벽 스페이서를 형성하는 단계;
    상기 게이트 도전체의 상기 측벽에 대해 자기 정렬되도록, 유기재의 제2 측벽 스페이서를 형성하는 단계; 및
    상기 제1 측벽 스페이서 및/또는 상기 제2 측벽 스페이서에 의해 마스킹된 상기 반도체 재료 내로 도펀트를 주입한 다음, 상기 제2 측벽 스페이서를 제거하는 단계
    를 포함하는 것을 특징으로 하는 트랜지스터 게이트 구조물 형성 방법.
  6. 제5항에 있어서, 상기 제2 측벽 스페이서는 주성분으로서 파릴렌을 포함하는 것을 특징으로 하는 트랜지스터 게이트 구조물 형성 방법.
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