JPH0831602B2 - Ｍｉｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｉｓ型電界効果トランジスタの製造方法Info
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- JPH0831602B2 JPH0831602B2 JP61151686A JP15168686A JPH0831602B2 JP H0831602 B2 JPH0831602 B2 JP H0831602B2 JP 61151686 A JP61151686 A JP 61151686A JP 15168686 A JP15168686 A JP 15168686A JP H0831602 B2 JPH0831602 B2 JP H0831602B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は微細構造MIS（Metal Insulator Semi-conduc
tor）型電界効果トランジスタ（以下MISFETと略する）
の製造方法に関するものである。
tor）型電界効果トランジスタ（以下MISFETと略する）
の製造方法に関するものである。
（従来の技術） MISFETの微細化は従来比例縮小則によって達成されて
きた。これは印加電圧とデバイスの物理寸法をともにＫ
分の１にし、不純物密度をＫ倍に増大させるとデバイス
内の電界形状は縮小する前と同一の保たれ、更に、スイ
ッチング時間及び消費電流はＫの２乗分の１になるとい
うものである。
きた。これは印加電圧とデバイスの物理寸法をともにＫ
分の１にし、不純物密度をＫ倍に増大させるとデバイス
内の電界形状は縮小する前と同一の保たれ、更に、スイ
ッチング時間及び消費電流はＫの２乗分の１になるとい
うものである。
しかし、実際には外部回路とのインターフェースやノ
イズマージン等の制約から物理寸法を縮小した場合で
も、電源電圧が比例して低減されることは少ない。この
ため、MISFET内の電界が大きくなり、いわゆるホットキ
ャリア注入効果により閾値電圧が変動したり、相互コン
ダクタンスが低下しデバイスの信頼性を大きく低下させ
る。
イズマージン等の制約から物理寸法を縮小した場合で
も、電源電圧が比例して低減されることは少ない。この
ため、MISFET内の電界が大きくなり、いわゆるホットキ
ャリア注入効果により閾値電圧が変動したり、相互コン
ダクタンスが低下しデバイスの信頼性を大きく低下させ
る。
ホットキャリア注入効果を緩和するための、デバイス
構造がいくつか提案されている。例えば、IEEE Transac
tions on Electron Devices,vol.ED-29 No.4 April 198
2 P.590-596にLDD（Lightly Doped Drain）構造のFETの
製法が開示されている。以下、このLDD FETについて説
明する。
構造がいくつか提案されている。例えば、IEEE Transac
tions on Electron Devices,vol.ED-29 No.4 April 198
2 P.590-596にLDD（Lightly Doped Drain）構造のFETの
製法が開示されている。以下、このLDD FETについて説
明する。
第２図は係る従来のLDDFETの製造工程断面図である。
まず、第２図（ａ）において、１はシリコン基板、２
はフィールド酸化膜、３はゲート酸化膜、４は多結晶シ
リコン膜（Poly Si）膜、５はCVDSiO2膜であり、これら
が順次形成される。
はフィールド酸化膜、３はゲート酸化膜、４は多結晶シ
リコン膜（Poly Si）膜、５はCVDSiO2膜であり、これら
が順次形成される。
次に、第２図（ｂ）に示されるように、CVDSiO2膜
５、多結晶シリコン膜４をパターニングする。
５、多結晶シリコン膜４をパターニングする。
次に、第２図（ｃ）に示されるように、それをマスク
にしてシリコン基板１へＮ-層６をイオン打ち込みによ
り形成する。
にしてシリコン基板１へＮ-層６をイオン打ち込みによ
り形成する。
次いで、第２図（ｄ）に示されるように、全面へCVDS
iO2膜７を堆積する。
iO2膜７を堆積する。
次に、第２図（ｅ）に示されるように、RIE（反応性
イオンエッチング）法でサイドウォール８を形成する。
イオンエッチング）法でサイドウォール８を形成する。
続いて、第２図（ｆ）に示されるように、全面にＮ+
イオン打ち込みを行い、Ｎ+層９を形成する。
イオン打ち込みを行い、Ｎ+層９を形成する。
以後は通常の工程でコンタクト及びAl配線層10を形成
し、第３図に示されるようなLDDFETが得られる。
し、第３図に示されるようなLDDFETが得られる。
このように、ゲート電極をパターニング後、ゲート電
極をマスクにして自己整合的に低濃度拡散層（Ｎ-層）
６をイオン注入で形成し、ゲート電極の側壁に絶縁物の
サイドウォール８を作り、該サイドウォールとゲート電
極をマスクにして自己整合的に高濃度ソース・ドレイン
拡散層（Ｎ+層）９をイオン注入で形成している。この
ようにすることにより、サイドウォール８の下部に電界
緩和のための低濃度層を形成することができる。
極をマスクにして自己整合的に低濃度拡散層（Ｎ-層）
６をイオン注入で形成し、ゲート電極の側壁に絶縁物の
サイドウォール８を作り、該サイドウォールとゲート電
極をマスクにして自己整合的に高濃度ソース・ドレイン
拡散層（Ｎ+層）９をイオン注入で形成している。この
ようにすることにより、サイドウォール８の下部に電界
緩和のための低濃度層を形成することができる。
（発明が解決しようとする問題点） しかしながら、以上述べた従来の方法では、MISFETの
ホットキャリア注入効果はサイドウォールの形状に大き
く依存し、サイドウォール形成プロセスがキーポイント
であり、良好なサイドウォール形状を得ることが困難で
あった。
ホットキャリア注入効果はサイドウォールの形状に大き
く依存し、サイドウォール形成プロセスがキーポイント
であり、良好なサイドウォール形状を得ることが困難で
あった。
本発明は、上記問題点を除去し、良好なサイドウォー
ルの形成が可能なLDD構造を有するMISFETの製造方法を
提供することを目的とする。
ルの形成が可能なLDD構造を有するMISFETの製造方法を
提供することを目的とする。
（問題点を解決するための手段） 本発明は、上記問題点を解決するために、LDD構造を
有するMISFETの製造方法において、半導体基板或いは半
導体薄層上にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上にゲート電極を形成する工程と、前記ゲート
電極をマスクにしてイオン注入により低濃度拡散層を形
成する工程と、全面に不純物を含んだCVD酸化膜を形成
することにより、このCVD酸化膜が前記ゲート電極の両
端でオーバーハング形状となるように形成する工程と、
上記工程の直後、前記CVD酸化膜を異方性エッチングし
前記ゲート電極のエッジ部にサイドウォールを形成する
工程と、前記ゲート電極及び前記サイドウォールをマス
クにして高濃度ソース・ドレイン拡散層を形成する工程
とを施すようにしたものである。
有するMISFETの製造方法において、半導体基板或いは半
導体薄層上にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上にゲート電極を形成する工程と、前記ゲート
電極をマスクにしてイオン注入により低濃度拡散層を形
成する工程と、全面に不純物を含んだCVD酸化膜を形成
することにより、このCVD酸化膜が前記ゲート電極の両
端でオーバーハング形状となるように形成する工程と、
上記工程の直後、前記CVD酸化膜を異方性エッチングし
前記ゲート電極のエッジ部にサイドウォールを形成する
工程と、前記ゲート電極及び前記サイドウォールをマス
クにして高濃度ソース・ドレイン拡散層を形成する工程
とを施すようにしたものである。
（作用） 本発明によれば、上記のように構成し、サイドウォー
ルを形成する際、CVD（Chemical Vapor Deposition）酸
化膜中の不純物濃度を制御することにより、ゲート電極
のエッジ部での酸化膜の被覆率を小さくし、サイドウォ
ール形状を得る。つまり、CVD酸化膜を常圧CVDによって
形成し、不純物をドープすることにより段差部でオーバ
ーハング状となり、そして、異方性エッチングにより再
現性よく良好なサイドウォール形状を得る。
ルを形成する際、CVD（Chemical Vapor Deposition）酸
化膜中の不純物濃度を制御することにより、ゲート電極
のエッジ部での酸化膜の被覆率を小さくし、サイドウォ
ール形状を得る。つまり、CVD酸化膜を常圧CVDによって
形成し、不純物をドープすることにより段差部でオーバ
ーハング状となり、そして、異方性エッチングにより再
現性よく良好なサイドウォール形状を得る。
また、CVD酸化膜の不純物をドープすることにより、
熱酸化膜に対するCVD酸化膜のエッチング速度が速くな
り、サイドウォール形状のエッチングの際、フィールド
酸化膜の膜べりを抑えることができる。
熱酸化膜に対するCVD酸化膜のエッチング速度が速くな
り、サイドウォール形状のエッチングの際、フィールド
酸化膜の膜べりを抑えることができる。
（実施例） 以下、本発明の実施例について図面を参照しながら詳
細に説明する。
細に説明する。
第１図は本発明の一実施例をを示すMISFETの製造工程
断面図である。
断面図である。
この実施例ではＰ型シリコン半導体基板を用いたＮチ
ャネルMISFETについて説明する。
ャネルMISFETについて説明する。
まず、シリコン基板11上に適当な方法、例えば、選択
酸化法によりMISFET間を分離するフィールド酸化膜12を
形成をする。
酸化法によりMISFET間を分離するフィールド酸化膜12を
形成をする。
次に、膜厚20nm程度のゲート絶縁膜13を熱酸化により
成長させ、その上にゲート電極となる多結晶シリコン14
をCVD法により300nm堆積させる。その後、ホトリソグラ
フィー技術により多結晶シリコン14をパターニングす
る。この時、多結晶シリコン14をエッチングした部分の
ゲート酸化膜は残しておく〔第１図（ａ）参照〕。
成長させ、その上にゲート電極となる多結晶シリコン14
をCVD法により300nm堆積させる。その後、ホトリソグラ
フィー技術により多結晶シリコン14をパターニングす
る。この時、多結晶シリコン14をエッチングした部分の
ゲート酸化膜は残しておく〔第１図（ａ）参照〕。
次に、ゲート電極をマスクにして、電界を緩和させる
目的で低濃度Ｎ型層15をリンのイオン注入により形成す
る。ここで、リンのドーズ量を３×1013cm-2打ち込み、
該エネルギーを50keVとした場合低濃度Ｎ型層の表面濃
度は約３×1018cm-3となった。
目的で低濃度Ｎ型層15をリンのイオン注入により形成す
る。ここで、リンのドーズ量を３×1013cm-2打ち込み、
該エネルギーを50keVとした場合低濃度Ｎ型層の表面濃
度は約３×1018cm-3となった。
次に、サイドウォールを形成するため、酸化膜16をCV
D法により全面に堆積させる。この酸化膜のゲート電極
のエッジ部における被覆形状はサイドウォール形状を大
きく支配しているので、非常に重要である。そのエッジ
部で酸化膜がオーバーハング状になるように、酸化膜の
成長はモノシラン（SiH4）ガスと酸素を用いた常圧CVD
法で行い、更に、不純物としてリンまたはボロンを用い
た。リンの導入には、ホスフィン（PH3）、ボロンの導
入にはジボラン（Ｂ2Ｈ6）、ヒ素の導入にはアルシン
（AsH3）を用いる。
D法により全面に堆積させる。この酸化膜のゲート電極
のエッジ部における被覆形状はサイドウォール形状を大
きく支配しているので、非常に重要である。そのエッジ
部で酸化膜がオーバーハング状になるように、酸化膜の
成長はモノシラン（SiH4）ガスと酸素を用いた常圧CVD
法で行い、更に、不純物としてリンまたはボロンを用い
た。リンの導入には、ホスフィン（PH3）、ボロンの導
入にはジボラン（Ｂ2Ｈ6）、ヒ素の導入にはアルシン
（AsH3）を用いる。
第４図は酸化膜中の不純物濃度エッジ部での被覆角θ
の関係を表したもので、この被覆角の定義はこの図に示
されるように、酸化膜のエッジ部での接線とウエハ主面
とのなす角で、この角度が大きい程オーバーハングが大
きくなる。
の関係を表したもので、この被覆角の定義はこの図に示
されるように、酸化膜のエッジ部での接線とウエハ主面
とのなす角で、この角度が大きい程オーバーハングが大
きくなる。
また、第５図には、この酸化膜に不純物を添加した場
合の被覆角特性が示されており、曲線（ａ）はリンをド
ープした場合、曲線（ｂ）はボロンをドープした場合が
それぞれ示されている。
合の被覆角特性が示されており、曲線（ａ）はリンをド
ープした場合、曲線（ｂ）はボロンをドープした場合が
それぞれ示されている。
この図から明らかなように、不純物を添加することに
より被覆角が大きくなる。特に、リンをドープした場
合、この効果が大きい。この実施例では、ゲート電極を
形成する多結晶シリコンの膜厚ＴpoLy300nm、Ｐ2Ｏ5と
して４モル％のリンをドープした酸化膜を400nm堆積さ
せた。この酸化膜中の不純物は、基板上に残存させたゲ
ート酸化膜があるため、基板中には拡散されない〔第１
図（ｂ）参照〕。
より被覆角が大きくなる。特に、リンをドープした場
合、この効果が大きい。この実施例では、ゲート電極を
形成する多結晶シリコンの膜厚ＴpoLy300nm、Ｐ2Ｏ5と
して４モル％のリンをドープした酸化膜を400nm堆積さ
せた。この酸化膜中の不純物は、基板上に残存させたゲ
ート酸化膜があるため、基板中には拡散されない〔第１
図（ｂ）参照〕。
次に、平行平板型アノードカップル方式の異方性プラ
ズマエッチャーでゲート電極のわきにサイドウォール1
6′を残す。ガスはＣ2Ｆ6とCHF3を用い、高周波電力は1
W/cm2とした。酸化膜がゲート電極のエッジ部でオーバ
ーハング状になっていると、エッチングの際、酸化膜自
体がエッチングマスクとして働き、仕上がりのサイドウ
ォール16′は切り立った形となり、高濃度Ｎ型層17を形
成する時の良好なイオン打ち込みマスクとなる。また、
酸化膜もサイドウォール形状に影響する。
ズマエッチャーでゲート電極のわきにサイドウォール1
6′を残す。ガスはＣ2Ｆ6とCHF3を用い、高周波電力は1
W/cm2とした。酸化膜がゲート電極のエッジ部でオーバ
ーハング状になっていると、エッチングの際、酸化膜自
体がエッチングマスクとして働き、仕上がりのサイドウ
ォール16′は切り立った形となり、高濃度Ｎ型層17を形
成する時の良好なイオン打ち込みマスクとなる。また、
酸化膜もサイドウォール形状に影響する。
第６図はサイドウォール立ち上り角のゲート多結晶シ
リコン膜厚に対するサイドウォール酸化膜厚比の依存性
を示したもので、この図から明らかなように、この比が
1.6以上になると立ち上り角が急激に小さくなってしま
う。
リコン膜厚に対するサイドウォール酸化膜厚比の依存性
を示したもので、この図から明らかなように、この比が
1.6以上になると立ち上り角が急激に小さくなってしま
う。
更に、エッチング時CVD酸化膜に不純物がドープされ
ているので、熱酸化膜に対するエッチング速度の比が大
きくなり、多少のオーバーエッチによってもフィールド
酸化膜の膜べりが抑えられる。
ているので、熱酸化膜に対するエッチング速度の比が大
きくなり、多少のオーバーエッチによってもフィールド
酸化膜の膜べりが抑えられる。
次に、サイドウォール16′を形成した後、ゲート電極
及びサイドウォール16′をマスクにして、高濃度Ｎ型層
17を形成するため、イオン注入によりヒ素を５×1015cm
-2のドーズ量で導入する〔第１図（ｃ）参照〕。
及びサイドウォール16′をマスクにして、高濃度Ｎ型層
17を形成するため、イオン注入によりヒ素を５×1015cm
-2のドーズ量で導入する〔第１図（ｃ）参照〕。
以降は公知の技術を用い、絶縁膜18を形成し、コンタ
クトホールを開孔し、金属配線19を施して、更に、保護
膜20を形成する〔第１図（ｄ）参照〕。
クトホールを開孔し、金属配線19を施して、更に、保護
膜20を形成する〔第１図（ｄ）参照〕。
なお、上記実施例においては、半導体基板上にゲート
絶縁膜を形成する場合について説明したが、これに限定
されるものではなく、半導体薄層上にゲート絶縁膜を形
成するにも適用できる。
絶縁膜を形成する場合について説明したが、これに限定
されるものではなく、半導体薄層上にゲート絶縁膜を形
成するにも適用できる。
また、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
（発明の効果） 以上、詳細に説明したように、本発明によれば、次の
ような効果を奏することができる。
ような効果を奏することができる。
（１） CVD酸化膜を、CVD法によって形成し、不純物を
ドープし、かつCVD酸化膜の膜厚がゲート電極の厚さの
1.6倍以下であり、かつ、エッジ部の接線とウエハ主面
とのなす角である被覆角が大きいオーバーハング形状に
堆積させ、異方性エッチングにより前記ゲート電極のエ
ッジ部に切り立った形状のサイドウォールを形成するよ
うにしたので、再現性よく良好なサイドウォール形状を
得ることができ、しかも、特性のばらつきの少ないMISF
ETを製造することができる。
ドープし、かつCVD酸化膜の膜厚がゲート電極の厚さの
1.6倍以下であり、かつ、エッジ部の接線とウエハ主面
とのなす角である被覆角が大きいオーバーハング形状に
堆積させ、異方性エッチングにより前記ゲート電極のエ
ッジ部に切り立った形状のサイドウォールを形成するよ
うにしたので、再現性よく良好なサイドウォール形状を
得ることができ、しかも、特性のばらつきの少ないMISF
ETを製造することができる。
（２） CVD酸化膜の不純物をドープすることにより、
エッチング速度が速くなり、サイドウォール形状エッチ
ングの際、フィールド酸化膜の膜べりを抑えることがで
きる。
エッチング速度が速くなり、サイドウォール形状エッチ
ングの際、フィールド酸化膜の膜べりを抑えることがで
きる。
第１図は本発明に係るMIS型電界効果トランジスタの製
造工程断面図、第２図は従来のMIS型電界効果トランジ
スタの製造工程断面図、第３図は従来のMIS型電界効果
トランジスタの断面図、第４図は酸化膜の不純物濃度エ
ッジ部での被覆角説明断面図、第５図は酸化膜不純物濃
度対被覆角特性図、第６図はゲート多結晶シリコンに対
するサイドウォール酸化膜厚比とサイドウォール立ち上
り角の特性図である。 11……基板、12……フィールド酸化膜、13……ゲート絶
縁膜、14……多結晶シリコン、15……低濃度Ｎ型層、16
……酸化膜、16′……サイドウォール、17……高濃度Ｎ
型層。
造工程断面図、第２図は従来のMIS型電界効果トランジ
スタの製造工程断面図、第３図は従来のMIS型電界効果
トランジスタの断面図、第４図は酸化膜の不純物濃度エ
ッジ部での被覆角説明断面図、第５図は酸化膜不純物濃
度対被覆角特性図、第６図はゲート多結晶シリコンに対
するサイドウォール酸化膜厚比とサイドウォール立ち上
り角の特性図である。 11……基板、12……フィールド酸化膜、13……ゲート絶
縁膜、14……多結晶シリコン、15……低濃度Ｎ型層、16
……酸化膜、16′……サイドウォール、17……高濃度Ｎ
型層。
Claims (4)
- 【請求項１】LDD構造を有するMIS型電界効果トランジス
タの製造方法において、 （ａ） 半導体基板或いは半導体薄層上にゲート絶縁膜
を形成する工程と、 （ｂ） 前記ゲート絶縁膜上にゲート電極を形成する工
程と、 （ｃ） 前記ゲート電極をマスクにしてイオン注入によ
り低濃度拡散層を形成する工程と、 （ｄ） 全面に不純物を含んだCVD酸化膜を形成するこ
とにより、該CVD酸化膜が前記ゲート電極の両端でオー
バーハング形状となるように形成する工程と、 （ｅ） 上記工程の直後、前記CVD酸化膜を異方性エッ
チングし前記ゲート電極のエッジ部にサイドウォールを
形成する工程と、 （ｆ） 前記ゲート電極及び前記サイドウォールをマス
クにして高濃度ソース・ドレイン拡散層を形成する工程
とを有することを特徴とするMIS型電界効果トランジス
タの製造方法。 - 【請求項２】前記（ｄ）におけるCVD酸化膜は大気圧程
度の圧力において成長させることを特徴とする特許請求
の範囲第１項記載のMIS型電界効果トランジスタの製造
方法。 - 【請求項３】前記（ｄ）におけるCVD酸化膜の不純物は
リンで濃度がＰ2Ｏ5として２モル％以上であることを特
徴とする特許請求の範囲第１項記載のMIS型電界効果ト
ランジスタの製造方法。 - 【請求項４】前記（ｄ）におけるCVD酸化膜の不純物は
ボロンで濃度がＢ2Ｏ3として３モル％以上であることを
特徴とする特許請求の範囲第１項記載のMIS型電界効果
トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151686A JPH0831602B2 (ja) | 1986-06-30 | 1986-06-30 | Ｍｉｓ型電界効果トランジスタの製造方法 |
| US07/430,972 US4948744A (en) | 1986-06-30 | 1989-11-01 | Process of fabricating a MISFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151686A JPH0831602B2 (ja) | 1986-06-30 | 1986-06-30 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323361A JPS6323361A (ja) | 1988-01-30 |
| JPH0831602B2 true JPH0831602B2 (ja) | 1996-03-27 |
Family
ID=15524040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61151686A Expired - Fee Related JPH0831602B2 (ja) | 1986-06-30 | 1986-06-30 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4948744A (ja) |
| JP (1) | JPH0831602B2 (ja) |
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| JP2920546B2 (ja) * | 1989-12-06 | 1999-07-19 | セイコーインスツルメンツ株式会社 | 同極ゲートｍｉｓトランジスタの製造方法 |
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| US5395780A (en) * | 1993-10-12 | 1995-03-07 | Goldstar Electron Co., Ltd. | Process for fabricating MOS transistor |
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| US5814545A (en) * | 1995-10-02 | 1998-09-29 | Motorola, Inc. | Semiconductor device having a phosphorus doped PECVD film and a method of manufacture |
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|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS6024063A (ja) * | 1983-07-20 | 1985-02-06 | Toshiba Corp | 半導体装置の製造方法 |
| US4597824A (en) * | 1983-11-11 | 1986-07-01 | Kabushiki Kaisha Toshiba | Method of producing semiconductor device |
| JPH0693494B2 (ja) * | 1984-03-16 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JPS60210876A (ja) * | 1984-04-04 | 1985-10-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS61133666A (ja) * | 1984-12-03 | 1986-06-20 | Nec Corp | 半導体装置の製造方法 |
| US4755479A (en) * | 1986-02-17 | 1988-07-05 | Fujitsu Limited | Manufacturing method of insulated gate field effect transistor using reflowable sidewall spacers |
| JP3754711B2 (ja) * | 1994-06-24 | 2006-03-15 | 大王製紙株式会社 | 紙おむつのファスニングテープ及びその取り付け方法 |
-
1986
- 1986-06-30 JP JP61151686A patent/JPH0831602B2/ja not_active Expired - Fee Related
-
1989
- 1989-11-01 US US07/430,972 patent/US4948744A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6323361A (ja) | 1988-01-30 |
| US4948744A (en) | 1990-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |