JPS6024063A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6024063A JPS6024063A JP13262383A JP13262383A JPS6024063A JP S6024063 A JPS6024063 A JP S6024063A JP 13262383 A JP13262383 A JP 13262383A JP 13262383 A JP13262383 A JP 13262383A JP S6024063 A JPS6024063 A JP S6024063A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本發明は、半導体装置の製迄方法の改良に関する。
周知の如く、準近、素子が年々徽細化しており、これに
伴ってショートチャネル効果、パンチスルー現象、ホッ
トエレクトロン効果等の問題が生じている。そこで、こ
うしたｍ１題点を解消するために、ゲート亀袷近傍の雫
導体基極では低濃度で、力・・つケート重合から址びが
る半導体基板では高汲、贋となるトレイン毎ｊＭ （Ｌ
ｉｇｈｔｌ）ｒＤｏｐｅｄ Ｄｒａｉｎ相造）を有する
半導体装置が知られている。
伴ってショートチャネル効果、パンチスルー現象、ホッ
トエレクトロン効果等の問題が生じている。そこで、こ
うしたｍ１題点を解消するために、ゲート亀袷近傍の雫
導体基極では低濃度で、力・・つケート重合から址びが
る半導体基板では高汲、贋となるトレイン毎ｊＭ （Ｌ
ｉｇｈｔｌ）ｒＤｏｐｅｄ Ｄｒａｉｎ相造）を有する
半導体装置が知られている。
従来、こうした生導体装置例Ｉえばｎチャネルの′ＭＯ
８型トランジスタは、１＞、 １図（ａ） 〜（ｄ）に
示す如く製造されている。
８型トランジスタは、１＞、 １図（ａ） 〜（ｄ）に
示す如く製造されている。
プす、半導体基板１上にゲート絶麹膜２を介し、てゲー
ト電檜３を形成した後、このゲート電極３をマスクとし
て前！Ｌ基板ｌにｎ型不糾物をドーズ偏ＩＱ １２〜ｌ
Ｑ ”／ＣｒｆＬ” でイオンｆ１人し、浅くかつ低
濃度の第１のｎ型不細物庖４．。
ト電檜３を形成した後、このゲート電極３をマスクとし
て前！Ｌ基板ｌにｎ型不糾物をドーズ偏ＩＱ １２〜ｌ
Ｑ ”／ＣｒｆＬ” でイオンｆ１人し、浅くかつ低
濃度の第１のｎ型不細物庖４．。
５１を形成する（第１図（ａ）図示）。つづいて、全面
に例えばＣＶ Ｄ −Ｓ ｉ Ｏｘ Ｗ ６を堆損する
（第１図（ｂ）図示）。次いで、このＣＶＤ−８ｉ０２
膜６を反応性イオンエツチング（ＲＸａ）法Ｖこよりエ
ツチング除去し、ゲート電極３、ゲート絶縁膜２の側壁
にのみＣＶＤ−８ｉｎ、膜６１を残存させる（第１図（
Ｃ）図示）。しかる後、この残存ＣＶＤ ５ｉ０２ｉ漠
６１及びゲート電極３をマスクとして前ｍ： ：４Ｌ板
１にｎ型不純物をドーズｉｔ １０”〜１０”’／Ｇに
の条件でイオン注入踵ゲート電昏３から数千ｐ、 ｔｉ
ｉｉ’、れた箇所に比較的深く力・つ高濃度の第２の不
純物層４２．５□を形成する。その結果、卯１．第２の
不純物層４１ ｒ４２によりソース領域７が形成され、
かつ第１．第２の不純物層５１ ｅ ５２によりトレイ
ン領域８が形成される０、１！に、図示しない力；、層
間絶縁膜、コンタクトホール、配線型４ｔ！等を形成し
てＭ ＯＳ Ｒトランジスタを製造する（第１図（ｄ）
図示）Ｏ 〔背景技術の問題点〕 しかしながら、前述した製造方法によれば、ＲＩＥ法に
よりＣＶＤ−８ｉｎ、膜６を工゛ンチング時に厚板１表
面が露出して損傷するため、この状態でソース、ドレイ
ン領域７．８をノ１水成すると、ｐｎ接合の特性が劣化
する。した−１）−って、これを阻止するためにＲＩＥ
エツチング後、基板１表面を胎・くエツチングし１ダメ
一ジ層を除去する、いわゆる後処理工程を必要としたＯ
〔発明の目的〕 本発明は、上記事情に鏝みてなされたもので、後処理工
程を省略して作業性を向上した累子特僻の良好な半導体
装置の製造方法を提供することを目的とするものである
。
に例えばＣＶ Ｄ −Ｓ ｉ Ｏｘ Ｗ ６を堆損する
（第１図（ｂ）図示）。次いで、このＣＶＤ−８ｉ０２
膜６を反応性イオンエツチング（ＲＸａ）法Ｖこよりエ
ツチング除去し、ゲート電極３、ゲート絶縁膜２の側壁
にのみＣＶＤ−８ｉｎ、膜６１を残存させる（第１図（
Ｃ）図示）。しかる後、この残存ＣＶＤ ５ｉ０２ｉ漠
６１及びゲート電極３をマスクとして前ｍ： ：４Ｌ板
１にｎ型不純物をドーズｉｔ １０”〜１０”’／Ｇに
の条件でイオン注入踵ゲート電昏３から数千ｐ、 ｔｉ
ｉｉ’、れた箇所に比較的深く力・つ高濃度の第２の不
純物層４２．５□を形成する。その結果、卯１．第２の
不純物層４１ ｒ４２によりソース領域７が形成され、
かつ第１．第２の不純物層５１ ｅ ５２によりトレイ
ン領域８が形成される０、１！に、図示しない力；、層
間絶縁膜、コンタクトホール、配線型４ｔ！等を形成し
てＭ ＯＳ Ｒトランジスタを製造する（第１図（ｄ）
図示）Ｏ 〔背景技術の問題点〕 しかしながら、前述した製造方法によれば、ＲＩＥ法に
よりＣＶＤ−８ｉｎ、膜６を工゛ンチング時に厚板１表
面が露出して損傷するため、この状態でソース、ドレイ
ン領域７．８をノ１水成すると、ｐｎ接合の特性が劣化
する。した−１）−って、これを阻止するためにＲＩＥ
エツチング後、基板１表面を胎・くエツチングし１ダメ
一ジ層を除去する、いわゆる後処理工程を必要としたＯ
〔発明の目的〕 本発明は、上記事情に鏝みてなされたもので、後処理工
程を省略して作業性を向上した累子特僻の良好な半導体
装置の製造方法を提供することを目的とするものである
。
本発明は、半導体基体全面に一部７５二ヶー１・絶縁膜
となる第１の絶縁膜を予め形成することを特徴とし、こ
の第１の絶縁膜により周知の枝体ｊ（ＲＩ Ｅ法）Ｋよ
りゲート電極の側壁にイ也の第２の絶縁膜を残存する際
、基板へのＩｅ（ｋを回避し、もってｐｎ接合等の素子
特性に伺ら悪影響を及ぼすことなく、後処理工程を省略
して作業性を向上できることを骨子とするＯ し発明の実施例〕 以下、本発明をｎチャネルのＩＶＩＯ８型トランジスタ
の製造に適用した例について第２図（ａ）〜（ｄ）を参
照して説明する。
となる第１の絶縁膜を予め形成することを特徴とし、こ
の第１の絶縁膜により周知の枝体ｊ（ＲＩ Ｅ法）Ｋよ
りゲート電極の側壁にイ也の第２の絶縁膜を残存する際
、基板へのＩｅ（ｋを回避し、もってｐｎ接合等の素子
特性に伺ら悪影響を及ぼすことなく、後処理工程を省略
して作業性を向上できることを骨子とするＯ し発明の実施例〕 以下、本発明をｎチャネルのＩＶＩＯ８型トランジスタ
の製造に適用した例について第２図（ａ）〜（ｄ）を参
照して説明する。
（ｉ） オす、半導体基板としての例えばｐ型のＳｉｉ
板１ノ全面に、９５０℃、３０分間のドライ酸化により
第１の絶Ｂ膜としての１享さ２００ＸのＳｉＯ４膜Ｊ２
膜形２した０なお、この５ｉＱＢＩＡ１ ｚの一部はゲ
ート絶縁膜として用いられる。
板１ノ全面に、９５０℃、３０分間のドライ酸化により
第１の絶Ｂ膜としての１享さ２００ＸのＳｉＯ４膜Ｊ２
膜形２した０なお、この５ｉＱＢＩＡ１ ｚの一部はゲ
ート絶縁膜として用いられる。
つづいて、全面Ｋ ）Ｆｉざ３５００Ａの多結晶シリコ
ン層（図示せず）を堆＋ｒした後、９５０℃、ｐｏｃｋ
３拡散によって多結晶シリコン層にリンを拡散１２、層
抵抗を下ける。次いで、全面にフォトｌ／シスト膜を塗
布、乾燥した後、フォトリソグラフィー、電子ビーム、
Ｘ線等によりパターニングを行なって、ゲート電極形成
予定部にのみ１／シストパターンを形成した。更に、こ
のｌ／シストパターンをマスクとして前記多結晶シリコ
ン層をＲ，Ｉ Ｅ法により選択的にエツチング除去１／
、ゲート電極１３を形成した。ひきつづき、レジスト
パターンを除去後、ゲート電極１３をマスクとして前記
Ｓｔ基板１１表面に１１型の不純物例えはリンを加速電
圧３５ Ｋｅ’Ｖ；、ドーズ負５ Ｘ １０ ”／ Ｃ
ｎ’Ｌ の条件でイオン注入し、浅くかつ低濃度の第１
のｎ型不細物崩１４．．１．５１を形成した（第２図（
ａ）図示）。
ン層（図示せず）を堆＋ｒした後、９５０℃、ｐｏｃｋ
３拡散によって多結晶シリコン層にリンを拡散１２、層
抵抗を下ける。次いで、全面にフォトｌ／シスト膜を塗
布、乾燥した後、フォトリソグラフィー、電子ビーム、
Ｘ線等によりパターニングを行なって、ゲート電極形成
予定部にのみ１／シストパターンを形成した。更に、こ
のｌ／シストパターンをマスクとして前記多結晶シリコ
ン層をＲ，Ｉ Ｅ法により選択的にエツチング除去１／
、ゲート電極１３を形成した。ひきつづき、レジスト
パターンを除去後、ゲート電極１３をマスクとして前記
Ｓｔ基板１１表面に１１型の不純物例えはリンを加速電
圧３５ Ｋｅ’Ｖ；、ドーズ負５ Ｘ １０ ”／ Ｃ
ｎ’Ｌ の条件でイオン注入し、浅くかつ低濃度の第１
のｎ型不細物崩１４．．１．５１を形成した（第２図（
ａ）図示）。
〔１：〕 次に、全面に第２の絶縁膜としてのルさ〜
３５００ＡのＣＶＤ−８ｔ０２膜１６を堆積した（第２
図（ｂ）図示）。つづいて、このＣＶＤ−８ｉＯ，［７
６をＲＩＥ法により、ケート電極Ｊ３上のこのＣＶＤ−
８ｉＯ２膜）６がなくなる才で選択的にエツチング除去
した。その結果、ゲート電極ノ３の側壁にのみＣＶ Ｄ
−Ｓ ｉ Ｏｘ Ｊ換Ｊ ６’が残存し、ゲート電極
１３を除＜Ｓｉ基板Ｊ１上には厚さ２００Ａの５ｉＯｚ
膜１２がそのまま残存した（第２図（Ｃ）図示）。次い
で、前記ゲート電極１３及び残存ＣＶ Ｄ −Ｓ ｉ
０２膜１６’をマスクとして前記基板１１表面にｎ型の
不純物例えば砒素を加速電圧７０ＫｅＶ、ドーズ近２×
１０１１１／７ の条件でイオン注入し、ゲート電極１
３から遠ざかる基板１１表面に比較的深い第２のｎ型不
純物層１４＠、ｌ’５１を形成した。その結果、第１．
第２のｎ型不細物層ｉａｌ、１４２よｐソース領域１７
が形成され、かつ第１．第２の不純物Ｎｉ５．．１５．
よりドレイン領域１８が形成された。以後、図示しない
が周間絶縁膜、コンタクトホール、配線ｉｔ！等を形成
してＭ ＯＳ 型トランジスタを製造した（第２図（ｄ
）図示）。
図（ｂ）図示）。つづいて、このＣＶＤ−８ｉＯ，［７
６をＲＩＥ法により、ケート電極Ｊ３上のこのＣＶＤ−
８ｉＯ２膜）６がなくなる才で選択的にエツチング除去
した。その結果、ゲート電極ノ３の側壁にのみＣＶ Ｄ
−Ｓ ｉ Ｏｘ Ｊ換Ｊ ６’が残存し、ゲート電極
１３を除＜Ｓｉ基板Ｊ１上には厚さ２００Ａの５ｉＯｚ
膜１２がそのまま残存した（第２図（Ｃ）図示）。次い
で、前記ゲート電極１３及び残存ＣＶ Ｄ −Ｓ ｉ
０２膜１６’をマスクとして前記基板１１表面にｎ型の
不純物例えば砒素を加速電圧７０ＫｅＶ、ドーズ近２×
１０１１１／７ の条件でイオン注入し、ゲート電極１
３から遠ざかる基板１１表面に比較的深い第２のｎ型不
純物層１４＠、ｌ’５１を形成した。その結果、第１．
第２のｎ型不細物層ｉａｌ、１４２よｐソース領域１７
が形成され、かつ第１．第２の不純物Ｎｉ５．．１５．
よりドレイン領域１８が形成された。以後、図示しない
が周間絶縁膜、コンタクトホール、配線ｉｔ！等を形成
してＭ ＯＳ 型トランジスタを製造した（第２図（ｄ
）図示）。
しかして、本発明によれば、ＣＶＤ−８ｉＯｚＩＩｉ！
Ｊ６をＲＩＥ法によりエツチング除去してゲート電４ｋ
（Ｚ） （ｌ’ｌｌｌ 檄Ｋ ＣＶ Ｄ −Ｓ ｉ
Ｏｔ膜１６’ヲ残存ζぜる際、基板１上に酸化膜１２を
核覆した状態で行なうブヒめ、ＲＩＥ法による基板１の
損傷を回避できる。したがって、従来の如き損傷に伴な
う後処理工程を省略し、作業性を向上できる。勿ａ＞、
ｐｎ接合等の特性劣化を阻止できる０なお、上記実施例
では半導体基体として８１基板を用いたが、これに限ら
ず、例えばサファイア等の絶縁性基板上に半導体層を形
成したも〔発明の動床〕 以上詳述した如く本発明によれば、作業性を向上できる
とともに、素子％性の良好なＭＯ８壓トランジスタ等の
半導体装部の製造方法を捷供できるものである。
Ｊ６をＲＩＥ法によりエツチング除去してゲート電４ｋ
（Ｚ） （ｌ’ｌｌｌ 檄Ｋ ＣＶ Ｄ −Ｓ ｉ
Ｏｔ膜１６’ヲ残存ζぜる際、基板１上に酸化膜１２を
核覆した状態で行なうブヒめ、ＲＩＥ法による基板１の
損傷を回避できる。したがって、従来の如き損傷に伴な
う後処理工程を省略し、作業性を向上できる。勿ａ＞、
ｐｎ接合等の特性劣化を阻止できる０なお、上記実施例
では半導体基体として８１基板を用いたが、これに限ら
ず、例えばサファイア等の絶縁性基板上に半導体層を形
成したも〔発明の動床〕 以上詳述した如く本発明によれば、作業性を向上できる
とともに、素子％性の良好なＭＯ８壓トランジスタ等の
半導体装部の製造方法を捷供できるものである。
１１１ＭＩ （ａ）〜（ａ）は従来のｎチャネルのＭＯ
８型トランジスタの製造方法を工程順に示す断面図、第
２１５＆ｌ （ａ）〜（ａ）は本発明の一実施例に併る
ｎチャネルのＭＯ８型トランジスタの製造方法を工程順
に示す断面図である。 Ｊｌ・・・Ｓｔ基板（半導体基体）、１２・・・５ｔ（
ｈ膜（第１の絶縁膜）、１３・・・ゲート電極、１４ヨ
、１４２．１５．．１５２−−−ｎ型不紳物層、１６．
１６’・・・ＣＶＤ−８ｉＯｚ膜（第２の絶縁膜）、１
７・・パ〉−ス領域、ノ８・・・ド１／イン領域０出願
人代理人 弁理士 鈴 江 武 彦第１図 第２図
８型トランジスタの製造方法を工程順に示す断面図、第
２１５＆ｌ （ａ）〜（ａ）は本発明の一実施例に併る
ｎチャネルのＭＯ８型トランジスタの製造方法を工程順
に示す断面図である。 Ｊｌ・・・Ｓｔ基板（半導体基体）、１２・・・５ｔ（
ｈ膜（第１の絶縁膜）、１３・・・ゲート電極、１４ヨ
、１４２．１５．．１５２−−−ｎ型不紳物層、１６．
１６’・・・ＣＶＤ−８ｉＯｚ膜（第２の絶縁膜）、１
７・・パ〉−ス領域、ノ８・・・ド１／イン領域０出願
人代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (1)
- 半導体基体全面に一部がゲート絶縁膜となる第１の詑・
縁膜を形成する工程と、この第１の絶縁膜上にゲート電
極を形成する工程と、このゲート電極をマスクとして前
記基体に不純物をイオン注入する工程と、全面に第２の
絶縁膜を形成する工程と、この第２の絶ｋｊ良を異方性
エツチング除去し、ゲート電極の側壁にこの第２のＭ＝
に膜を残存ゝさせる工程と、この残存絶縁膜及びゲート
電極をマスクとして前記基体に前記不純物と同導電型の
不純物をイオン注入する工程とを具備することを物像と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13262383A JPS6024063A (ja) | 1983-07-20 | 1983-07-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13262383A JPS6024063A (ja) | 1983-07-20 | 1983-07-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024063A true JPS6024063A (ja) | 1985-02-06 |
Family
ID=15085647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13262383A Pending JPS6024063A (ja) | 1983-07-20 | 1983-07-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024063A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323361A (ja) * | 1986-06-30 | 1988-01-30 | Oki Electric Ind Co Ltd | Ｍｉｓ型電界効果トランジスタの製造方法 |
| JPH0421622B2 (ja) * | 1985-08-30 | 1992-04-13 | Saint Gobain Vitrage |
-
1983
- 1983-07-20 JP JP13262383A patent/JPS6024063A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0421622B2 (ja) * | 1985-08-30 | 1992-04-13 | Saint Gobain Vitrage | |
| JPS6323361A (ja) * | 1986-06-30 | 1988-01-30 | Oki Electric Ind Co Ltd | Ｍｉｓ型電界効果トランジスタの製造方法 |
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