JPS61133666A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61133666A JPS61133666A JP25540784A JP25540784A JPS61133666A JP S61133666 A JPS61133666 A JP S61133666A JP 25540784 A JP25540784 A JP 25540784A JP 25540784 A JP25540784 A JP 25540784A JP S61133666 A JPS61133666 A JP S61133666A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
を有する絶縁ゲート型電界効果トランジスタを含む半導
体装置の製造方法に関するものである。
体装置の製造方法に関するものである。
絶縁ゲート型電界効果トランジスタ（以下、ＭＩＤ）ラ
ンジスタという。）の類チャ／ネル化に伴なって、ドレ
イン電界が高くなるためゲート酸化膜中ヘホットキャリ
アが注入されやすくなり、経時的な特性劣化を生じる。
ンジスタという。）の類チャ／ネル化に伴なって、ドレ
イン電界が高くなるためゲート酸化膜中ヘホットキャリ
アが注入されやすくなり、経時的な特性劣化を生じる。
特に、ホットエレクトロン注入による、ＮチャンネルＭ
Ｉ８トランジスタの閾値電圧１ｇｍ等の特性変動は著し
い。デバイス構造でドレイン電界を緩和し、ホットキャ
リアの注入を少なくする方法の代表的なものにＬＤＤ構
造がある。
Ｉ８トランジスタの閾値電圧１ｇｍ等の特性変動は著し
い。デバイス構造でドレイン電界を緩和し、ホットキャ
リアの注入を少なくする方法の代表的なものにＬＤＤ構
造がある。
第２図（ａ）ｔ（ｂ） はＬＤＤ構造のＭＩＳ）ラン
ジスタを有する従来の半導体装置の製造方法の一例を説
明するだめの装置の模式的断面図である。
ジスタを有する従来の半導体装置の製造方法の一例を説
明するだめの装置の模式的断面図である。
第２図（ａ）に示す如く、低ａ度拡散層としてのｎ一層
４を形成後、ＣＶＤとＨＩＥ（反応性イオンエツチング
）を用いてゲート電極３の側面に酸化膜を残こしＣＶＤ
酸化膜側壁５を形成する。次に、第２図（ｂ）に示すよ
うに、高濃度拡散層としての１層６を形成する。ここで
、ｎ一層４が実効的なソース・トンイン間電圧を低くし
ゲート酸化膜１０へのホットキャリアの注入を抑える。
４を形成後、ＣＶＤとＨＩＥ（反応性イオンエツチング
）を用いてゲート電極３の側面に酸化膜を残こしＣＶＤ
酸化膜側壁５を形成する。次に、第２図（ｂ）に示すよ
うに、高濃度拡散層としての１層６を形成する。ここで
、ｎ一層４が実効的なソース・トンイン間電圧を低くし
ゲート酸化膜１０へのホットキャリアの注入を抑える。
なお、第２図（ａ）、（ｂ）において、１はＰ型シリコ
ン基板。
ン基板。
２はフィールド酸化膜、９は熱酸化膜である。
ＬＤＤ構造の本従来例において、ＣＶＤ酸化膜側壁５の
形成は、量産上のＣＶＤ酸化膜の膜厚ばらつき、ＲＩＥ
のウエーノ１内エツチングばらつき等を考慮し、ＲＩＢ
をどうしても朶分に行なわなければならない。しかし、
オーバエツチングの際、ソース、ドレイ／領域のシリコ
ン基板がエツチングされ、ソース・ドレインのジャンク
シロンリークの原因となる。ＭＩＳ）ランジスタの短チ
ャンネル化が更に進みジャンクシＷ／が浅くなる程、ジ
ャンクシロンリークは発生しやすくなるという問題点が
ある。
形成は、量産上のＣＶＤ酸化膜の膜厚ばらつき、ＲＩＥ
のウエーノ１内エツチングばらつき等を考慮し、ＲＩＢ
をどうしても朶分に行なわなければならない。しかし、
オーバエツチングの際、ソース、ドレイ／領域のシリコ
ン基板がエツチングされ、ソース・ドレインのジャンク
シロンリークの原因となる。ＭＩＳ）ランジスタの短チ
ャンネル化が更に進みジャンクシＷ／が浅くなる程、ジ
ャンクシロンリークは発生しやすくなるという問題点が
ある。
従って本発明の目的は、上記問題点を解決し、ゲート電
極に側壁を形成する際に、ＲＩＥをオーバーエツチング
してもトランジスタ特性を劣化させない、ＬＤＤ構造の
ＭＩ８トランジスタを含む半導体装置の製造方法を提供
することにある。
極に側壁を形成する際に、ＲＩＥをオーバーエツチング
してもトランジスタ特性を劣化させない、ＬＤＤ構造の
ＭＩ８トランジスタを含む半導体装置の製造方法を提供
することにある。
本発明の半導体装置の製造方法は、絶縁ゲート型電界効
果トランジスタを含む半導体装置の製造方法において、
前記絶縁ゲート型電界効果トランジスタのゲート電極を
形成する工程と、全面に酸化膜を形成する工程と、前記
ゲート電極をマスクとして選択的に低不純物濃度の低ａ
度拡散層を形成する工程と、リン珪酸ガラスあるいはホ
ウ素人リン珪酸ガラスからなる珪酸ガラス膜を形成し熱
処理する工程と、前記珪酸ガラス膜全面をドライエツチ
ングし該珪酸ガラス膜を前記ゲート電極側面にのみ残し
側壁を形成する工程とを有している。
果トランジスタを含む半導体装置の製造方法において、
前記絶縁ゲート型電界効果トランジスタのゲート電極を
形成する工程と、全面に酸化膜を形成する工程と、前記
ゲート電極をマスクとして選択的に低不純物濃度の低ａ
度拡散層を形成する工程と、リン珪酸ガラスあるいはホ
ウ素人リン珪酸ガラスからなる珪酸ガラス膜を形成し熱
処理する工程と、前記珪酸ガラス膜全面をドライエツチ
ングし該珪酸ガラス膜を前記ゲート電極側面にのみ残し
側壁を形成する工程とを有している。
以下１本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するだ
めの装置の模式的断面図である。
めの装置の模式的断面図である。
第１図（ａ）に示すように、Ｐ型シリコン基板ｌ上に、
通常の方法によりフィールド酸化膜２．ゲート酸化膜１
０を形成し、例えば多結晶シリコ７層全パターニングし
ゲート電極巳を形成し、さらに全面に熱酸化膜９を形成
する。その後でゲート電極３をマスクとして低不純物濃
度の低濃度拡散層としてのｎ一層４をイオン注入で形成
し１次に高濃度１例えば１０モルパーセント以上のリン
ｔ−含むＰＳＧ（リン珪酸ガラス）膜７を形成する。
通常の方法によりフィールド酸化膜２．ゲート酸化膜１
０を形成し、例えば多結晶シリコ７層全パターニングし
ゲート電極巳を形成し、さらに全面に熱酸化膜９を形成
する。その後でゲート電極３をマスクとして低不純物濃
度の低濃度拡散層としてのｎ一層４をイオン注入で形成
し１次に高濃度１例えば１０モルパーセント以上のリン
ｔ−含むＰＳＧ（リン珪酸ガラス）膜７を形成する。
従来、高り／濃度のＰ８Ｇ膜７の代わりに第２図（ａ）
、（ｂ） に示すように、ＣＶＤ酸化膜が用いられる
が、第１図（ａ）に示すようなＣＶＤ酸化膜の喰い込み
、（ｏｖｅｒ−ｈａｎｇ ） がゲート電極３の端５
一 部にできる。この喰い込みは側壁が微細になると大きな
問題になる。一方、高リン濃度のＰＳＧ膜の場合、膜成
長後にＣＶＤ酸化膜と同様な喰い込みがみられるが、Ｐ
Ｇ８膜成長後、第１図（ｂ）に示すように、８００〜９
００℃の例えば、スチーム雰囲気中で５〜ｌＯ分の熱処
理を行なうことで、Ｐ８Ｇ膜７がだれて、前記喰い込み
を完全に埋めることができる。
、（ｂ） に示すように、ＣＶＤ酸化膜が用いられる
が、第１図（ａ）に示すようなＣＶＤ酸化膜の喰い込み
、（ｏｖｅｒ−ｈａｎｇ ） がゲート電極３の端５
一 部にできる。この喰い込みは側壁が微細になると大きな
問題になる。一方、高リン濃度のＰＳＧ膜の場合、膜成
長後にＣＶＤ酸化膜と同様な喰い込みがみられるが、Ｐ
Ｇ８膜成長後、第１図（ｂ）に示すように、８００〜９
００℃の例えば、スチーム雰囲気中で５〜ｌＯ分の熱処
理を行なうことで、Ｐ８Ｇ膜７がだれて、前記喰い込み
を完全に埋めることができる。
次に第１図（Ｃ）に示すように、ＲＩＥで全面をエツチ
ングし、Ｐ８Ｇ側壁８を形成する。このときＰＥＧ膜７
には高濃度のリンが含まれているので、ドライエツチン
グ条件を選ぶことで、下地の熱酸化膜９とのエツチング
撰択比を１＝４〜１：５程度にできる。ＰＳＧ膜７中の
リン濃度が多いほど撰択比を大きくとることができる。
ングし、Ｐ８Ｇ側壁８を形成する。このときＰＥＧ膜７
には高濃度のリンが含まれているので、ドライエツチン
グ条件を選ぶことで、下地の熱酸化膜９とのエツチング
撰択比を１＝４〜１：５程度にできる。ＰＳＧ膜７中の
リン濃度が多いほど撰択比を大きくとることができる。
また従来のＣＶＤ酸化膜を側壁として用いた場合は、下
地の熱酸化膜９との撰択比がほぼ１：１であるのに対し
て、ＰＳＧ膜７では１：４〜１：５あるので、オーバー
エツチングによる下地シリコン基板面にダメージを与え
ず、ジャンクシロンリークもみられない。
地の熱酸化膜９との撰択比がほぼ１：１であるのに対し
て、ＰＳＧ膜７では１：４〜１：５あるので、オーバー
エツチングによる下地シリコン基板面にダメージを与え
ず、ジャンクシロンリークもみられない。
次に第１図（ｄ）に示すように、高濃度拡散層としての
ｎ＋層６を形成する。次に層間膜、コノタクトホール、
電極を順次形成する。
ｎ＋層６を形成する。次に層間膜、コノタクトホール、
電極を順次形成する。
なお、高リン濃度のＰＥＧ側壁８は吸湿性が著しいので
、ｎ＋層層形形成後除去ることが望ましい。エツチング
除去には、ＨＦ：Ｈ２Ｏ−１：５０又は１：６０程度の
混合比からなるエツチング液を用いれば下地の熱酸化膜
９とＰ８Ｇ側壁８のエツチングレート比を１：５０〜１
：６０にすることができるので、フィールド酸化膜２等
の厚さをほとんど減らさずＰ８Ｇ側壁８だけを除去する
ことができる。
、ｎ＋層層形形成後除去ることが望ましい。エツチング
除去には、ＨＦ：Ｈ２Ｏ−１：５０又は１：６０程度の
混合比からなるエツチング液を用いれば下地の熱酸化膜
９とＰ８Ｇ側壁８のエツチングレート比を１：５０〜１
：６０にすることができるので、フィールド酸化膜２等
の厚さをほとんど減らさずＰ８Ｇ側壁８だけを除去する
ことができる。
なお、上記実施例は側壁にＰ２Ｏ膜を用いたが、ＰＳＧ
膜の代りに、ホウ素濃度が５〜１５モルパーセント、リ
ン濃度が４〜１０モルパーセントのホウ素入りリン珪酸
ガラス（ＢＰＳＧ）暎を用いても同様の効果が得られる
。
膜の代りに、ホウ素濃度が５〜１５モルパーセント、リ
ン濃度が４〜１０モルパーセントのホウ素入りリン珪酸
ガラス（ＢＰＳＧ）暎を用いても同様の効果が得られる
。
以上、詳細説明したとおり、本発明によれば。
上記の手段を有しているので、ＬＤＤ構造を有しかつジ
ヤングシｗ７’）−りの発生の少ない絶縁ゲート型電界
効果トランジスタを含む高歩留り、高信頼性の半導体装
置を製造することができる。
ヤングシｗ７’）−りの発生の少ない絶縁ゲート型電界
効果トランジスタを含む高歩留り、高信頼性の半導体装
置を製造することができる。
第１図（ａ）〜（ｄ）及び第２図（ａ）、（ｂ） は
それぞれ本発明の一実施例及び−従来例を説明するため
の装置の模式的断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・フィ
ールド酸化膜、３・・・・・・ゲート電極、４・・・・
・・ｎ一層、５・・・・・・ＣＶＤ酸化膜側壁、６・・
・・・・ｎ＋層、７・・・・・・ＰＳＧ膜、８・・・・
・・ＰＥＧ膜側壁側壁・・・・・・熱酸化膜、１０・・
・・・・ゲート酸化膜。 二※
それぞれ本発明の一実施例及び−従来例を説明するため
の装置の模式的断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・フィ
ールド酸化膜、３・・・・・・ゲート電極、４・・・・
・・ｎ一層、５・・・・・・ＣＶＤ酸化膜側壁、６・・
・・・・ｎ＋層、７・・・・・・ＰＳＧ膜、８・・・・
・・ＰＥＧ膜側壁側壁・・・・・・熱酸化膜、１０・・
・・・・ゲート酸化膜。 二※
Claims (2)
- （１）絶縁ゲート型電界効果トランジスタを含む半導体
装置の製造方法において、前記絶縁ゲート型電界効果ト
ランジスタのゲート電極を形成する工程と、全面に酸化
膜を形成する工程と、前記ゲート電極をマスクとして選
択的に低不純物濃度の低濃度拡散層を形成する工程と、
リン珪酸ガラスあるいはホウ素入りリン珪酸ガラスから
なる珪酸ガラス膜を形成し熱処理する工程と、前記珪酸
ガラス膜全面をドライエッチングし該珪酸ガラス膜を前
記ゲート電極側面にのみ残し側壁を形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - （２）リン硅酸ガラスのリン濃度が１０モルパーセント
以上であり、ホウ素入りリン珪酸ガラスのホウ素濃度が
５〜１５モルパーセント、リン濃度が４〜１０モルパー
セントであることからなる特許請求の範囲第（１）項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25540784A JPS61133666A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25540784A JPS61133666A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61133666A true JPS61133666A (ja) | 1986-06-20 |
Family
ID=17278333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25540784A Pending JPS61133666A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133666A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323361A (ja) * | 1986-06-30 | 1988-01-30 | Oki Electric Ind Co Ltd | Ｍｉｓ型電界効果トランジスタの製造方法 |
| US6277758B1 (en) | 1998-07-23 | 2001-08-21 | Micron Technology, Inc. | Method of etching doped silicon dioxide with selectivity to undoped silicon dioxide with a high density plasma etcher |
| US6479864B1 (en) | 1997-04-30 | 2002-11-12 | Micron Technology Inc. | Semiconductor structure having a plurality of gate stacks |
-
1984
- 1984-12-03 JP JP25540784A patent/JPS61133666A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323361A (ja) * | 1986-06-30 | 1988-01-30 | Oki Electric Ind Co Ltd | Ｍｉｓ型電界効果トランジスタの製造方法 |
| US6479864B1 (en) | 1997-04-30 | 2002-11-12 | Micron Technology Inc. | Semiconductor structure having a plurality of gate stacks |
| US6551940B1 (en) | 1997-04-30 | 2003-04-22 | Micron Technology, Inc. | Undoped silicon dioxide as etch mask for patterning of doped silicon dioxide |
| US6849557B1 (en) | 1997-04-30 | 2005-02-01 | Micron Technology, Inc. | Undoped silicon dioxide as etch stop for selective etch of doped silicon dioxide |
| US6967408B1 (en) | 1997-04-30 | 2005-11-22 | Micron Technology, Inc. | Gate stack structure |
| US6277758B1 (en) | 1998-07-23 | 2001-08-21 | Micron Technology, Inc. | Method of etching doped silicon dioxide with selectivity to undoped silicon dioxide with a high density plasma etcher |
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