JP2001168208A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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Abstract
(57)【要約】
【課題】 p型ゲート中のp型不純物のシリコン基板への
突き抜けと、n型ゲート中の空乏化との両方の問題を同
時に解決することのできる電界効果型トランジスタの製
造方法を提供することを目的とする。 【解決手段】 既知の方法で、同一基板1上にnウェル
2、pウェル3、ゲート絶縁膜5を形成し、前記ゲート絶縁
膜5の上に半導体層8を形成し、前記半導体層8に燐をド
ープした後、前記半導体層8の上に自然酸化膜6を形成
し、前記自然酸化膜6の上に導電体層9を形成し、ゲート
電極10をパターニングした後、前記nウェル領域にボロ
ンを、前記pウェル領域にヒ素を注入することで、それ
ぞれ、p型トランジスタ、n型トランジスタを形成するこ
とにより、前記自然酸化膜6がp型トランジスタにおける
前記ゲート電極10中のボロンの拡散を抑制し、シリコン
基板1への突き抜けを防ぎ、下層の燐ドープポリがn型ト
ランジスタにおけるゲート電極10の空乏化を防ぐ。
突き抜けと、n型ゲート中の空乏化との両方の問題を同
時に解決することのできる電界効果型トランジスタの製
造方法を提供することを目的とする。 【解決手段】 既知の方法で、同一基板1上にnウェル
2、pウェル3、ゲート絶縁膜5を形成し、前記ゲート絶縁
膜5の上に半導体層8を形成し、前記半導体層8に燐をド
ープした後、前記半導体層8の上に自然酸化膜6を形成
し、前記自然酸化膜6の上に導電体層9を形成し、ゲート
電極10をパターニングした後、前記nウェル領域にボロ
ンを、前記pウェル領域にヒ素を注入することで、それ
ぞれ、p型トランジスタ、n型トランジスタを形成するこ
とにより、前記自然酸化膜6がp型トランジスタにおける
前記ゲート電極10中のボロンの拡散を抑制し、シリコン
基板1への突き抜けを防ぎ、下層の燐ドープポリがn型ト
ランジスタにおけるゲート電極10の空乏化を防ぐ。
Description
【０００１】
【発明の属する技術分野】本発明は、両チャネルとも表
面チャネル型トランジスタとなる電界効果型トランジス
タの製造方法に関する。
面チャネル型トランジスタとなる電界効果型トランジス
タの製造方法に関する。
【０００２】
【従来の技術】ＬＳＩの高速化・低消費電力化に伴い、
両チャネルとも表面チャネル型トランジスタで構成され
るデュアルゲートポリトランジスタが主流となってい
る。以下、デュアルゲートポリトランジスタの製造方法
について図１４〜図２５を参照しながら説明する。図１
４は、例えばｐ型シリコン基板1上に、nウェル2、pウェ
ル3を形成し、既知の方法で素子分離酸化膜4、ゲート酸
化膜5を形成したものである。その後、図１５のように
多結晶シリコン膜7を成長させ、図１６のように多結晶
シリコン膜7上にレジストパターン11を形成し、そのレ
ジストパターン11をマスクとしてエッチングすることに
より、図１７のようにゲート電極10を形成する。そし
て、図１８、１９のようにn型トランジスタ領域にヒ
素、p型トランジスタ領域にボロンを注入することによ
り低濃度不純物層12、13を形成する。そして、図２０の
ように例えば、ＨＴＯ（High Temperature Oxide）のよ
うな層間絶縁膜14を成膜した後、異方性エッチングを用
いて、図２１のようにサイドウォールスペーサ15をゲー
ト電極10の側面に形成する。その後、図２２、２３のよ
うに、n型トランジスタ領域にヒ素、p型トランジスタ領
域にボロンを注入することにより、ゲート電極10への不
純物の注入と拡散層16、17を同時に形成する。図２４は
こうして作られたＣＭＯＳトランジスタである。
両チャネルとも表面チャネル型トランジスタで構成され
るデュアルゲートポリトランジスタが主流となってい
る。以下、デュアルゲートポリトランジスタの製造方法
について図１４〜図２５を参照しながら説明する。図１
４は、例えばｐ型シリコン基板1上に、nウェル2、pウェ
ル3を形成し、既知の方法で素子分離酸化膜4、ゲート酸
化膜5を形成したものである。その後、図１５のように
多結晶シリコン膜7を成長させ、図１６のように多結晶
シリコン膜7上にレジストパターン11を形成し、そのレ
ジストパターン11をマスクとしてエッチングすることに
より、図１７のようにゲート電極10を形成する。そし
て、図１８、１９のようにn型トランジスタ領域にヒ
素、p型トランジスタ領域にボロンを注入することによ
り低濃度不純物層12、13を形成する。そして、図２０の
ように例えば、ＨＴＯ（High Temperature Oxide）のよ
うな層間絶縁膜14を成膜した後、異方性エッチングを用
いて、図２１のようにサイドウォールスペーサ15をゲー
ト電極10の側面に形成する。その後、図２２、２３のよ
うに、n型トランジスタ領域にヒ素、p型トランジスタ領
域にボロンを注入することにより、ゲート電極10への不
純物の注入と拡散層16、17を同時に形成する。図２４は
こうして作られたＣＭＯＳトランジスタである。
【０００３】このようなデュアルゲートトランジスタで
は、p型トランジスタのゲート電極10の不純物であるボ
ロンのシリコン基板への突き抜けに依るしきい値電圧の
ばらつきやゲート酸化膜の信頼性の低下が最も懸念さ
れ、そのため、特開平4-286127号公報には図２５に示す
ように、ゲート電極10を積層構造とし、ゲート電極10の
間に薄い酸化膜19を持つ積層構造など、ゲート電極内の
不純物の拡散をできるだけ低くするような構造が提案さ
れている。
は、p型トランジスタのゲート電極10の不純物であるボ
ロンのシリコン基板への突き抜けに依るしきい値電圧の
ばらつきやゲート酸化膜の信頼性の低下が最も懸念さ
れ、そのため、特開平4-286127号公報には図２５に示す
ように、ゲート電極10を積層構造とし、ゲート電極10の
間に薄い酸化膜19を持つ積層構造など、ゲート電極内の
不純物の拡散をできるだけ低くするような構造が提案さ
れている。
【０００４】
【発明が解決しようとする課題】ゲート電極内の不純物
の拡散をできるだけ低くするような構造を用いた場合、
n型トランジスタのゲート電極の不純物としてヒ素を用
いると、ヒ素は拡散係数が低いため、ゲート電極の下部
まで十分に拡散せず、その結果、n型トランジスタのゲ
ート電極の空乏化が大きくなり、トランジスタの性能が
劣化する問題がある。
の拡散をできるだけ低くするような構造を用いた場合、
n型トランジスタのゲート電極の不純物としてヒ素を用
いると、ヒ素は拡散係数が低いため、ゲート電極の下部
まで十分に拡散せず、その結果、n型トランジスタのゲ
ート電極の空乏化が大きくなり、トランジスタの性能が
劣化する問題がある。
【０００５】本発明は、特性の良好な電界効果型トラン
ジスタを提供することを目的とする。
ジスタを提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１記載の電界効果
型トランジスタの製造方法は、同一基板上にn型領域、p
型領域を形成する第1の工程と、その基板の上にゲート
絶縁膜を形成する第2の工程と、前記ゲート絶縁膜の上
にn型又はp型の不純物がドープされた半導体層を形成す
る第3の工程と、前記半導体層の上に絶縁層を形成する
第4の工程と、前記絶縁層の上に導電体層を形成する第5
の工程と、前記n型領域及びp型領域上のそれぞれにおい
て、前記半導体層、絶縁層、導電体層をゲート電極とし
て加工する第6の工程と、前記第6の工程の前又は後に、
前記n型領域の少なくとも前記導電体層にp型不純物を、
前記p型領域の少なくとも前記導電体層にn型不純物を注
入する第7の工程とを含むことを特徴とする。
型トランジスタの製造方法は、同一基板上にn型領域、p
型領域を形成する第1の工程と、その基板の上にゲート
絶縁膜を形成する第2の工程と、前記ゲート絶縁膜の上
にn型又はp型の不純物がドープされた半導体層を形成す
る第3の工程と、前記半導体層の上に絶縁層を形成する
第4の工程と、前記絶縁層の上に導電体層を形成する第5
の工程と、前記n型領域及びp型領域上のそれぞれにおい
て、前記半導体層、絶縁層、導電体層をゲート電極とし
て加工する第6の工程と、前記第6の工程の前又は後に、
前記n型領域の少なくとも前記導電体層にp型不純物を、
前記p型領域の少なくとも前記導電体層にn型不純物を注
入する第7の工程とを含むことを特徴とする。
【０００７】この場合、n型不純物の方がp型不純物に比
べて拡散係数が高いとき、ゲート電極中には絶縁層を形
成しているので、n型トランジスタにおけるゲート電極
にあってはn型不純物の拡散を抑えて、シリコン基板へ
の突き抜けを抑えることができる。このとき、工程3に
おいて、半導体層にp型不純物をドープしておくことに
より、p型トランジスタのゲート電極にあっては、絶縁
層のためにp型不純物が拡散しにくくても、半導体層下
部の不純物濃度が低くなることを防止でき、ゲート電極
の空乏化を抑えることができる。
べて拡散係数が高いとき、ゲート電極中には絶縁層を形
成しているので、n型トランジスタにおけるゲート電極
にあってはn型不純物の拡散を抑えて、シリコン基板へ
の突き抜けを抑えることができる。このとき、工程3に
おいて、半導体層にp型不純物をドープしておくことに
より、p型トランジスタのゲート電極にあっては、絶縁
層のためにp型不純物が拡散しにくくても、半導体層下
部の不純物濃度が低くなることを防止でき、ゲート電極
の空乏化を抑えることができる。
【０００８】逆に、p型不純物の方がｎ型不純物に比べ
て拡散係数が高いとき、ゲート電極中には絶縁層を形成
しているので、p型トランジスタにおけるゲート電極に
あってはp型不純物の拡散を抑えて、シリコン基板への
突き抜けを抑えることができる。このとき、工程3にお
いて、半導体層にn型不純物をドープしておくことによ
り、n型トランジスタのゲート電極にあっては、絶縁層
のためにn型不純物が拡散しにくくても、半導体層下部
の不純物濃度が低くなることを防止でき、ゲート電極の
空乏化を抑えることができる。
て拡散係数が高いとき、ゲート電極中には絶縁層を形成
しているので、p型トランジスタにおけるゲート電極に
あってはp型不純物の拡散を抑えて、シリコン基板への
突き抜けを抑えることができる。このとき、工程3にお
いて、半導体層にn型不純物をドープしておくことによ
り、n型トランジスタのゲート電極にあっては、絶縁層
のためにn型不純物が拡散しにくくても、半導体層下部
の不純物濃度が低くなることを防止でき、ゲート電極の
空乏化を抑えることができる。
【０００９】請求項２記載の電界効果型トランジスタの
製造方法は、前記絶縁層が自然酸化膜層であることを特
徴とする。即ち、絶縁層形成のための特別な工程を加え
ることなく、絶縁層を形成することができる。請求項３
記載の電界効果型トランジスタの製造方法は、請求項１
記載の電界効果型トランジスタの製造方法において、前
記第3の工程において、n型不純物をドープすることを特
徴とする。
製造方法は、前記絶縁層が自然酸化膜層であることを特
徴とする。即ち、絶縁層形成のための特別な工程を加え
ることなく、絶縁層を形成することができる。請求項３
記載の電界効果型トランジスタの製造方法は、請求項１
記載の電界効果型トランジスタの製造方法において、前
記第3の工程において、n型不純物をドープすることを特
徴とする。
【００１０】即ち、ゲート電極中には絶縁層を形成して
いるので、p型トランジスタにおけるゲート電極にあっ
てはp型不純物の拡散を抑えて、シリコン基板への突き
抜けを抑えることができる。また、工程3により、半導
体層にn型不純物をドープしてあれば、n型トランジスタ
のゲート電極にあっては、絶縁層のためにn型不純物が
拡散しにくくても、半導体層下部の不純物濃度が低くな
ることを防止でき、ゲート電極の空乏化を抑えることが
できる。
いるので、p型トランジスタにおけるゲート電極にあっ
てはp型不純物の拡散を抑えて、シリコン基板への突き
抜けを抑えることができる。また、工程3により、半導
体層にn型不純物をドープしてあれば、n型トランジスタ
のゲート電極にあっては、絶縁層のためにn型不純物が
拡散しにくくても、半導体層下部の不純物濃度が低くな
ることを防止でき、ゲート電極の空乏化を抑えることが
できる。
【００１１】請求項４記載の電界効果型トランジスタの
製造方法は、請求項１又は３記載の電界効果型トランジ
スタの製造方法において、前記第4の工程において、大
気中での放置時間を制御することで、前記自然酸化膜層
の膜厚を制御することを特徴とする。即ち、大気中に放
置する時間を制御することで、自然酸化膜の膜厚を制御
性良く形成することができ、チップ毎にばらつくことな
く、p型トランジスタにおいてゲート電極中に注入したp
型不純物がシリコン基板に突き抜けることと、n型トラ
ンジスタにおいてゲート電極が空乏化することを防ぐこ
とができる。
製造方法は、請求項１又は３記載の電界効果型トランジ
スタの製造方法において、前記第4の工程において、大
気中での放置時間を制御することで、前記自然酸化膜層
の膜厚を制御することを特徴とする。即ち、大気中に放
置する時間を制御することで、自然酸化膜の膜厚を制御
性良く形成することができ、チップ毎にばらつくことな
く、p型トランジスタにおいてゲート電極中に注入したp
型不純物がシリコン基板に突き抜けることと、n型トラ
ンジスタにおいてゲート電極が空乏化することを防ぐこ
とができる。
【００１２】請求項５記載の電界効果型トランジスタの
製造方法は、請求項１又は３記載の電界効果型トランジ
スタの製造方法において、前記n型不純物を燐にするこ
とで、最下層のゲート電極内において、不純物分布の偏
りを少なくし、空乏化を抑えることができることを特徴
とする。
製造方法は、請求項１又は３記載の電界効果型トランジ
スタの製造方法において、前記n型不純物を燐にするこ
とで、最下層のゲート電極内において、不純物分布の偏
りを少なくし、空乏化を抑えることができることを特徴
とする。
【００１３】
【発明の実施の形態】本発明を具体化した実施形態にお
ける電界効果型トランジスタの製造方法を、図１〜図１
３に示す。但し、従来例と同様の構成には同じ符号を用
い、その詳細な説明を省略する。 工程１（図１参照）：ｐ型シリコン基板1上に、nウェル
2、pウェル3を形成し、既知の方法で素子分離酸化膜4を
形成した後、熱酸化法（例えば、950℃の温度を用いた
ドライ酸化）を用いて、シリコン酸化膜5を例えば3nmの
膜厚で形成する。
ける電界効果型トランジスタの製造方法を、図１〜図１
３に示す。但し、従来例と同様の構成には同じ符号を用
い、その詳細な説明を省略する。 工程１（図１参照）：ｐ型シリコン基板1上に、nウェル
2、pウェル3を形成し、既知の方法で素子分離酸化膜4を
形成した後、熱酸化法（例えば、950℃の温度を用いた
ドライ酸化）を用いて、シリコン酸化膜5を例えば3nmの
膜厚で形成する。
【００１４】工程２（図２参照）：下層のゲート電極層
となる第１の多結晶シリコン層8をCVD法により例えば、
10nm形成する。尚、第1の多結晶シリコン層8はアモルフ
ァスシリコン層でもよい。 工程３（図３参照）：第１の多結晶シリコン層8に燐を
ドーピングする。その方法は、例えば、850℃におい
て、燐を例えば、POCl3層18を形成した後、固相拡散さ
せる。また、イオン注入法を用いてもよい。
となる第１の多結晶シリコン層8をCVD法により例えば、
10nm形成する。尚、第1の多結晶シリコン層8はアモルフ
ァスシリコン層でもよい。 工程３（図３参照）：第１の多結晶シリコン層8に燐を
ドーピングする。その方法は、例えば、850℃におい
て、燐を例えば、POCl3層18を形成した後、固相拡散さ
せる。また、イオン注入法を用いてもよい。
【００１５】工程４（図４参照）：工程３の後、希フッ
酸により、一度、工程2以降で形成された自然酸化膜を
除去し、その後、再び基板を大気中に放置して、自然酸
化膜6を形成した後、自然酸化膜6上に上層のゲート電極
層となる第２の多結晶シリコン層9をCVD法により例え
ば、10nm形成する。尚、自然酸化膜6の膜厚は、大気中
に放置する時間で制御することができる。
酸により、一度、工程2以降で形成された自然酸化膜を
除去し、その後、再び基板を大気中に放置して、自然酸
化膜6を形成した後、自然酸化膜6上に上層のゲート電極
層となる第２の多結晶シリコン層9をCVD法により例え
ば、10nm形成する。尚、自然酸化膜6の膜厚は、大気中
に放置する時間で制御することができる。
【００１６】また、ここでは上層のゲート電極層として
第2の多結晶シリコン層9を用いたが、アモルファスシリ
コン、金属でもよい。 工程５（図５参照）：前記第２の多結晶シリコン層9上
にレジストパターン11を形成する。 工程６（図６参照）：前記レジストパターン11をマスク
として、例えば、ECRプラズマエッチャーにHBr/02ガス
を用いて、第２の多結晶シリコン層9、自然酸化膜6、及
び、第１の多結晶シリコン層8をエッチングし、前記レ
ジストパターン11をエッチングし、ゲート電極10を形成
する。
第2の多結晶シリコン層9を用いたが、アモルファスシリ
コン、金属でもよい。 工程５（図５参照）：前記第２の多結晶シリコン層9上
にレジストパターン11を形成する。 工程６（図６参照）：前記レジストパターン11をマスク
として、例えば、ECRプラズマエッチャーにHBr/02ガス
を用いて、第２の多結晶シリコン層9、自然酸化膜6、及
び、第１の多結晶シリコン層8をエッチングし、前記レ
ジストパターン11をエッチングし、ゲート電極10を形成
する。
【００１７】工程７（図７参照）：n型トランジスタ領
域にヒ素を注入することにより低濃度不純物層12を形成
する。 工程８（図８参照）： p型トランジスタ領域にボロンを
注入することにより低濃度不純物層13を形成する。 工程９（図９参照）： 例えば、ＨＴＯ（High Temperat
ure Oxide）のような層間絶縁膜14を成膜する。
域にヒ素を注入することにより低濃度不純物層12を形成
する。 工程８（図８参照）： p型トランジスタ領域にボロンを
注入することにより低濃度不純物層13を形成する。 工程９（図９参照）： 例えば、ＨＴＯ（High Temperat
ure Oxide）のような層間絶縁膜14を成膜する。
【００１８】工程１０（図１０参照）： 前記層間絶縁
膜14を異方性エッチングを用いてエッチングすること
で、サイドウォールスペーサ15を形成する。 工程１１（図１１参照）： n型トランジスタ領域にヒ素
を注入することにより、ゲート電極10への不純物の注入
と拡散層16を同時に形成する。 工程１２（図１２参照）： p型トランジスタ領域にボロ
ンを注入することにより、ゲート電極10の主に第2の多
結晶シリコン層9にボロンを注入するとともに、基板1に
拡散層17を形成する。その後、熱処理を行うことによ
り、ボロンが第1の多結晶シリコン層8に拡散する。
膜14を異方性エッチングを用いてエッチングすること
で、サイドウォールスペーサ15を形成する。 工程１１（図１１参照）： n型トランジスタ領域にヒ素
を注入することにより、ゲート電極10への不純物の注入
と拡散層16を同時に形成する。 工程１２（図１２参照）： p型トランジスタ領域にボロ
ンを注入することにより、ゲート電極10の主に第2の多
結晶シリコン層9にボロンを注入するとともに、基板1に
拡散層17を形成する。その後、熱処理を行うことによ
り、ボロンが第1の多結晶シリコン層8に拡散する。
【００１９】この時、ゲート電極10中に自然酸化膜6を
形成していることにより、p型トランジスタにおけるゲ
ート電極10にあっては、ボロンの注入時にボロンが第1
の多結晶シリコン層8の下方にまで到達しないので、熱
処理によってボロンが拡散しても、このボロンがシリコ
ン基板1へ突き抜けることを抑えることができる。ま
た、第1の多結晶シリコン層8にはn型不純物である燐を
ドープしているので、n型トランジスタのゲート電極10
にあっては、自然酸化膜6のためにヒ素が拡散しにくく
ても、第１の多結晶シリコン層8下部の不純物濃度が低
くなることを防止でき、ゲート電極10の空乏化を抑える
ことができる。
形成していることにより、p型トランジスタにおけるゲ
ート電極10にあっては、ボロンの注入時にボロンが第1
の多結晶シリコン層8の下方にまで到達しないので、熱
処理によってボロンが拡散しても、このボロンがシリコ
ン基板1へ突き抜けることを抑えることができる。ま
た、第1の多結晶シリコン層8にはn型不純物である燐を
ドープしているので、n型トランジスタのゲート電極10
にあっては、自然酸化膜6のためにヒ素が拡散しにくく
ても、第１の多結晶シリコン層8下部の不純物濃度が低
くなることを防止でき、ゲート電極10の空乏化を抑える
ことができる。
【００２０】本実施形態にあっては、以下の通りに変更
することができる。 （１）自然酸化膜6を２層以上設ける。こうすること
で、ボロンの基板への突き抜けをより防止することがで
きる。 （２）工程3において、第1の半導体層8に、燐とともに
窒素を注入する。こうすることで、ゲート酸化膜5界面
のダングリングボンドを窒素で終端することができ、ボ
ロンのシリコン基板1への突き抜けをより強固に防止す
ることができる。 （３）工程12において、ボロンイオンに代えて、BF2イ
オンを用いる。この場合、BF2はボロンに比べて重いた
め、低エネルギーの注入機を用いることなく、拡散層を
浅く形成することができる。
することができる。 （１）自然酸化膜6を２層以上設ける。こうすること
で、ボロンの基板への突き抜けをより防止することがで
きる。 （２）工程3において、第1の半導体層8に、燐とともに
窒素を注入する。こうすることで、ゲート酸化膜5界面
のダングリングボンドを窒素で終端することができ、ボ
ロンのシリコン基板1への突き抜けをより強固に防止す
ることができる。 （３）工程12において、ボロンイオンに代えて、BF2イ
オンを用いる。この場合、BF2はボロンに比べて重いた
め、低エネルギーの注入機を用いることなく、拡散層を
浅く形成することができる。
【００２１】
【発明の効果】以上説明したように、本発明は、特性の
良好な電界効果型トランジスタを提供することができ
る。
良好な電界効果型トランジスタを提供することができ
る。
【図１】本発明を具体化した実施形態に係る電界効果型
トランジスタの製造過程を示す概略断面図である。
トランジスタの製造過程を示す概略断面図である。
【図２】本発明を具体化した実施形態に係る電界効果型
トランジスタの製造過程を示す概略断面図である。
トランジスタの製造過程を示す概略断面図である。
【図３】本発明を具体化した実施形態に係る電界効果型
トランジスタの製造過程を示す概略断面図である。
トランジスタの製造過程を示す概略断面図である。
【図４】本発明を具体化した実施形態に係る電界効果型
トランジスタの製造過程を示す概略断面図である。
トランジスタの製造過程を示す概略断面図である。
【図５】本発明を具体化した実施形態に係る電界効果型
トランジスタの製造過程を示す概略断面図である。
トランジスタの製造過程を示す概略断面図である。
【図６】本発明を具体化した実施形態に係る電界効果型
トランジスタの製造過程を示す概略断面図である。
トランジスタの製造過程を示す概略断面図である。
【図７】本発明を具体化した実施形態に係る電界効果型
トランジスタの製造過程を示す概略断面図である。
トランジスタの製造過程を示す概略断面図である。
【図８】本発明を具体化した実施形態に係る電界効果型
トランジスタの製造過程を示す概略断面図である。
トランジスタの製造過程を示す概略断面図である。
【図９】本発明を具体化した実施形態に係る電界効果型
トランジスタの製造過程を示す概略断面図である。
トランジスタの製造過程を示す概略断面図である。
【図１０】本発明を具体化した実施形態に係る電界効果
型トランジスタの製造過程を示す概略断面図である。
型トランジスタの製造過程を示す概略断面図である。
【図１１】本発明を具体化した実施形態に係る電界効果
型トランジスタの製造過程を示す概略断面図である。
型トランジスタの製造過程を示す概略断面図である。
【図１２】本発明を具体化した実施形態に係る電界効果
型トランジスタの製造過程を示す概略断面図である。
型トランジスタの製造過程を示す概略断面図である。
【図１３】本発明を具体化した実施形態に係る電界効果
型トランジスタの概略断面図である。
型トランジスタの概略断面図である。
【図１４】従来例に係る電界効果型トランジスタの製造
過程を示す概略断面図である。
過程を示す概略断面図である。
【図１５】従来例に係る電界効果型トランジスタの製造
過程を示す概略断面図である。
過程を示す概略断面図である。
【図１６】従来例に係る電界効果型トランジスタの製造
過程を示す概略断面図である。
過程を示す概略断面図である。
【図１７】従来例に係る電界効果型トランジスタの製造
過程を示す概略断面図である。
過程を示す概略断面図である。
【図１８】従来例に係る電界効果型トランジスタの製造
過程を示す概略断面図である。
過程を示す概略断面図である。
【図１９】従来例に係る電界効果型トランジスタの製造
過程を示す概略断面図である。
過程を示す概略断面図である。
【図２０】従来例に係る電界効果型トランジスタの製造
過程を示す概略断面図である。
過程を示す概略断面図である。
【図２１】従来例に係る電界効果型トランジスタの製造
過程を示す概略断面図である。
過程を示す概略断面図である。
【図２２】従来例に係る電界効果型トランジスタの製造
過程を示す概略断面図である。
過程を示す概略断面図である。
【図２３】従来例に係る電界効果型トランジスタの製造
過程を示す概略断面図である。
過程を示す概略断面図である。
【図２４】従来例に係る電界効果型トランジスタの概略
断面図である。
断面図である。
【図２５】従来例に係る電界効果型トランジスタの概略
断面図である。
断面図である。
1・・シリコン基板 2・・nウェル 3・・pウェル 4・・素子分離酸化膜 5・・シリコン酸化膜 6・・自然酸化膜 7・・多結晶シリコン層 8・・第1の多結晶シリコン層 9・・第2の多結晶シリコン層 10・・ゲート電極 11・・フォトレジスト 12・・低濃度不純物層(n+) 13・・低濃度不純物層(p+) 14・・層間絶縁膜 15・・サイドウォールスペーサ 16・・拡散層(n+) 17・・拡散層(p+) 18・・POCl3層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB40 CC05 DD29 DD43 DD55 DD65 EE08 EE14 FF19 GG09 GG10 GG14 HH04 HH16 5F040 DA06 DB03 DC01 EC02 EC04 EC07 EC28 EF02 EK01 FA05 FB02 FC11 5F048 AA07 AC03 BA01 BB06 BB07 BB12 BB13 BC06 BD04 BE03 BG12 DA17 DA18 DA25
Claims (5)
- 【請求項１】 同一基板上にn型領域、p型領域を形成す
る第1の工程と、 その基板の上にゲート絶縁膜を形成する第2の工程と、 前記ゲート絶縁膜の上にn型又はp型の不純物がドープさ
れた半導体層を形成する第3の工程と、 前記半導体層の上に絶縁層を形成する第4の工程と、 前記絶縁層の上に導電体層を形成する第5の工程と、 前記n型領域及びp型領域上のそれぞれにおいて、前記半
導体層、絶縁層、導電体層をゲート電極として加工する
第6の工程と、 前記第6の工程の前又は後に、前記n型領域の少なくとも
前記導電体層にp型不純物を、前記p型領域の少なくとも
前記導電体層にn型不純物を注入する第7の工程とを含む
ことを特徴とする電界効果型トランジスタの製造方法。 - 【請求項２】 前記絶縁層が自然酸化膜層であることを
特徴とする請求項１に記載の電界効果型トランジスタの
製造方法。 - 【請求項３】 前記第3の工程において、n型不純物をド
ープすることを特徴とする請求項1に記載の電界効果型
トランジスタの製造方法。 - 【請求項４】 前記第4の工程において、大気中での放
置時間を制御することで、前記自然酸化膜層の膜厚を制
御することを特徴とする請求項１又は２に記載の電界効
果型トランジスタの製造方法。 - 【請求項５】 前記n型不純物が燐であることを特徴と
する請求項１又は３に記載の電界効果型トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34821599A JP2001168208A (ja) | 1999-12-07 | 1999-12-07 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34821599A JP2001168208A (ja) | 1999-12-07 | 1999-12-07 | 電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168208A true JP2001168208A (ja) | 2001-06-22 |
Family
ID=18395534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34821599A Pending JP2001168208A (ja) | 1999-12-07 | 1999-12-07 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001168208A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004311585A (ja) * | 2003-04-03 | 2004-11-04 | Toshiba Corp | 半導体装置の製造方法 |
| US7208400B2 (en) | 2003-07-30 | 2007-04-24 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a dielectric film formed between first and second electrode layers |
| JP2015012171A (ja) * | 2013-06-28 | 2015-01-19 | 株式会社カネカ | 結晶シリコン系光電変換装置およびその製造方法 |
-
1999
- 1999-12-07 JP JP34821599A patent/JP2001168208A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004311585A (ja) * | 2003-04-03 | 2004-11-04 | Toshiba Corp | 半導体装置の製造方法 |
| US7208400B2 (en) | 2003-07-30 | 2007-04-24 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a dielectric film formed between first and second electrode layers |
| CN100355087C (zh) * | 2003-07-30 | 2007-12-12 | 株式会社东芝 | 半导体器件及其制造方法 |
| JP2015012171A (ja) * | 2013-06-28 | 2015-01-19 | 株式会社カネカ | 結晶シリコン系光電変換装置およびその製造方法 |
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