JP3498431B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- Element Separation (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体素子とし
て用いられる半導体装置、例えば縦型ＭＯＳＦＥＴやＩ
ＧＢＴ（Insulated Gate Bipolar Transistor ）等の製
造方法、及びその単体または電力用半導体素子を組み込
んだＭＯＳＩＣ等の製造方法に採用して好適である。
て用いられる半導体装置、例えば縦型ＭＯＳＦＥＴやＩ
ＧＢＴ（Insulated Gate Bipolar Transistor ）等の製
造方法、及びその単体または電力用半導体素子を組み込
んだＭＯＳＩＣ等の製造方法に採用して好適である。
【０００２】
【従来の技術】本件出願人は、面積当たりのオン抵抗を
飛躍的に低減するものとして、素子表面に溝を形成し、
その溝の側面にチャネル部を形成した構造の縦型ＭＯＳ
ＦＥＴを提案した（国際公開ＷＯ９３／０３５０２号公
報）。図１（ａ）にその縦型パワーＭＯＳＦＥＴの平
面、同図（ｂ）に同図（ａ）のＡ−Ａ断面を示す。
飛躍的に低減するものとして、素子表面に溝を形成し、
その溝の側面にチャネル部を形成した構造の縦型ＭＯＳ
ＦＥＴを提案した（国際公開ＷＯ９３／０３５０２号公
報）。図１（ａ）にその縦型パワーＭＯＳＦＥＴの平
面、同図（ｂ）に同図（ａ）のＡ−Ａ断面を示す。
【０００３】この縦型パワーＭＯＳＦＥＴは、その要
部、すなわちユニットセル部分を図１に示すような構造
として、このユニットセル１５がピッチ幅（ユニットセ
ル寸法）ａで平面上縦横に規則正しく多数配置された構
造となっている。図１において、ウエハ２１は、不純物
濃度が１０20ｃｍ-3程度で厚さ１００〜３００μｍのｎ
+ 型シリコンからなる半導体基板１上に、不純物濃度が
１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキシ
ャル層２が構成されたものであり、このウエハ２１の主
表面にユニットセル１５が構成される。
部、すなわちユニットセル部分を図１に示すような構造
として、このユニットセル１５がピッチ幅（ユニットセ
ル寸法）ａで平面上縦横に規則正しく多数配置された構
造となっている。図１において、ウエハ２１は、不純物
濃度が１０20ｃｍ-3程度で厚さ１００〜３００μｍのｎ
+ 型シリコンからなる半導体基板１上に、不純物濃度が
１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキシ
ャル層２が構成されたものであり、このウエハ２１の主
表面にユニットセル１５が構成される。
【０００４】ウエハ２１の主表面に１２μｍ程度のユニ
ットセル寸法ａでＵ溝５０を形成するために、厚さ３μ
ｍ程度の選択酸化膜が形成され、この酸化膜をマスクと
して自己整合的な二重拡散により接合深さが３μｍ程度
のｐ型ベース層１６と、接合深さが１μｍ程度のｎ+ 型
ソース層４とが形成されており、それによりＵ溝５０の
側壁部５１にチャネル５が設定される。
ットセル寸法ａでＵ溝５０を形成するために、厚さ３μ
ｍ程度の選択酸化膜が形成され、この酸化膜をマスクと
して自己整合的な二重拡散により接合深さが３μｍ程度
のｐ型ベース層１６と、接合深さが１μｍ程度のｎ+ 型
ソース層４とが形成されており、それによりＵ溝５０の
側壁部５１にチャネル５が設定される。
【０００５】なお、ｐ型ベース層１６の接合深さはＵ溝
５０底辺のエッジ部１２でブレークダウンによる破壊が
生じない深さに設定されている。また、ｐ型ベース層１
６の中央部の接合深さが周囲よりも深くなるように、予
めｐ型ベース層１６の中央部にボロンが拡散されてお
り、ドレイン・ソース間に高電圧が印加されたときに、
ｐ型ベース層１６の底面の中央部でブレークダウンが起
こるように設定されている。
５０底辺のエッジ部１２でブレークダウンによる破壊が
生じない深さに設定されている。また、ｐ型ベース層１
６の中央部の接合深さが周囲よりも深くなるように、予
めｐ型ベース層１６の中央部にボロンが拡散されてお
り、ドレイン・ソース間に高電圧が印加されたときに、
ｐ型ベース層１６の底面の中央部でブレークダウンが起
こるように設定されている。
【０００６】また、二重拡散後にこの拡散マスク及びＵ
溝５０形成用として使用した選択酸化膜は除去されて、
Ｕ溝５０の内壁には厚さが６０ｎｍ程度のゲート酸化膜
８が形成され、さらに、その上に厚さが４００ｎｍ程度
のポリシリコンからなるゲート電極９、厚さが１μｍ程
度のＢＰＳＧからなる層間絶縁膜１８が形成されてい
る。
溝５０形成用として使用した選択酸化膜は除去されて、
Ｕ溝５０の内壁には厚さが６０ｎｍ程度のゲート酸化膜
８が形成され、さらに、その上に厚さが４００ｎｍ程度
のポリシリコンからなるゲート電極９、厚さが１μｍ程
度のＢＰＳＧからなる層間絶縁膜１８が形成されてい
る。
【０００７】さらに、ｐ型ベース層１６の中央部表面に
接合深さが０．５μｍ程度のｐ+ 型ベースコンタクト層
１７が形成され、層間絶縁膜１８の上に形成されたソー
ス電極１９とｎ+ 型ソース層４およびｐ+ 型ベースコン
タクト層１７がコンタクト穴を介してオーミック接触し
ている。また、半導体基板１の裏面にオーミック接触す
るようにドレイン電極２０が形成されている。
接合深さが０．５μｍ程度のｐ+ 型ベースコンタクト層
１７が形成され、層間絶縁膜１８の上に形成されたソー
ス電極１９とｎ+ 型ソース層４およびｐ+ 型ベースコン
タクト層１７がコンタクト穴を介してオーミック接触し
ている。また、半導体基板１の裏面にオーミック接触す
るようにドレイン電極２０が形成されている。
【０００８】なお、６はｎ- ドレイン層、７はＪＦＥＴ
部である。次に、このものの製造方法を説明する。ま
ず、図２に示すように、ｎ+ 型シリコンからなる半導体
基板１の主表面に、ｎ- 型のエピタキシャル層２を成長
させたウエハ２１を用意する。また、エピタキシャル層
２はその厚さが７μｍ程度で、その不純物濃度は１０16
ｃｍ-3程度となっている。このウエハ２１の主表面を熱
酸化して厚さ６０ｎｍ程度のフィールド酸化膜６０を形
成する。このとき半導体基板１の裏面にも同時に酸化膜
６０１が形成される。
部である。次に、このものの製造方法を説明する。ま
ず、図２に示すように、ｎ+ 型シリコンからなる半導体
基板１の主表面に、ｎ- 型のエピタキシャル層２を成長
させたウエハ２１を用意する。また、エピタキシャル層
２はその厚さが７μｍ程度で、その不純物濃度は１０16
ｃｍ-3程度となっている。このウエハ２１の主表面を熱
酸化して厚さ６０ｎｍ程度のフィールド酸化膜６０を形
成する。このとき半導体基板１の裏面にも同時に酸化膜
６０１が形成される。
【０００９】その後、レジスト膜６１を堆積して公知の
フォトリソ工程にてセル形成予定位置の中央部に開口す
るパターンにレジスト膜６１をパターニングする。そし
て、このレジスト膜６１をマスクとしてボロン（Ｂ+ ）
をイオン注入する。レジスト剥離後、図３に示すよう
に、熱拡散により接合深さが３μｍ程度のｐ型拡散層６
２を形成する。このｐ型拡散層６２は最終的には後述す
るｐ型ベース層１６の一部となり、ドレイン・ソース間
に高電圧が印加されたとき、ｐ型拡散層６２の底辺部分
で安定にブレークダウンを起こさせることにより、耐サ
ージ性を向上させる目的を果たす。
フォトリソ工程にてセル形成予定位置の中央部に開口す
るパターンにレジスト膜６１をパターニングする。そし
て、このレジスト膜６１をマスクとしてボロン（Ｂ+ ）
をイオン注入する。レジスト剥離後、図３に示すよう
に、熱拡散により接合深さが３μｍ程度のｐ型拡散層６
２を形成する。このｐ型拡散層６２は最終的には後述す
るｐ型ベース層１６の一部となり、ドレイン・ソース間
に高電圧が印加されたとき、ｐ型拡散層６２の底辺部分
で安定にブレークダウンを起こさせることにより、耐サ
ージ性を向上させる目的を果たす。
【００１０】次に、ウエハ２１の主表面に窒化シリコン
膜６３をＣＶＤ法（Chemical VaporDeposition ：化学
蒸着法）により約２００ｎｍ堆積する。このとき半導体
基板１の裏面にも同時に窒化シリコン膜６３１が形成さ
れる。窒化シリコン膜６３をパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のｐ型拡散層６２がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
膜６３をＣＶＤ法（Chemical VaporDeposition ：化学
蒸着法）により約２００ｎｍ堆積する。このとき半導体
基板１の裏面にも同時に窒化シリコン膜６３１が形成さ
れる。窒化シリコン膜６３をパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のｐ型拡散層６２がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
【００１１】次に、図４に示すように、窒化シリコン膜
６３をマスクとしてフィールド酸化膜６０をエッチング
し、引き続きｎ- 型エピタキシャル層２を深さ１．５μ
ｍ程度エッチングして溝６４を形成する。次に、図５に
示すように、窒化シリコン膜６３をマスクとして溝６４
の部分を熱酸化する。これはＬＯＣＯＳ(Local Oxidati
on of Silicon)法として良く知られた酸化方法であり、
この酸化により選択酸化膜（すなわちＬＯＣＯＳ酸化
膜）６５が形成され、同時に選択酸化膜６５によって喰
われたｎ- 型エピタキシャル層２の表面にＵ溝５０が形
成され、かつ溝５０の形状が確定する。
６３をマスクとしてフィールド酸化膜６０をエッチング
し、引き続きｎ- 型エピタキシャル層２を深さ１．５μ
ｍ程度エッチングして溝６４を形成する。次に、図５に
示すように、窒化シリコン膜６３をマスクとして溝６４
の部分を熱酸化する。これはＬＯＣＯＳ(Local Oxidati
on of Silicon)法として良く知られた酸化方法であり、
この酸化により選択酸化膜（すなわちＬＯＣＯＳ酸化
膜）６５が形成され、同時に選択酸化膜６５によって喰
われたｎ- 型エピタキシャル層２の表面にＵ溝５０が形
成され、かつ溝５０の形状が確定する。
【００１２】次に、図６に示すように、窒化シリコン膜
６３を例えば加熱したリン酸液に浸してウェットエッチ
ングを行う。これにより裏面の窒化シリコン膜６３１も
同時に除去される。さらに、選択酸化膜６５をマスクと
して、薄いフィールド酸化膜６０を透過させてｐ型ベー
ス層１６を形成するためのボロンをイオン注入する。こ
のとき、選択酸化膜６５とフィールド酸化膜６０の境界
部分が自己整合位置になり、イオン注入される領域が正
確に規定される。
６３を例えば加熱したリン酸液に浸してウェットエッチ
ングを行う。これにより裏面の窒化シリコン膜６３１も
同時に除去される。さらに、選択酸化膜６５をマスクと
して、薄いフィールド酸化膜６０を透過させてｐ型ベー
ス層１６を形成するためのボロンをイオン注入する。こ
のとき、選択酸化膜６５とフィールド酸化膜６０の境界
部分が自己整合位置になり、イオン注入される領域が正
確に規定される。
【００１３】次に、図７に示すように、接合深さ３μｍ
程度まで熱拡散する。この熱拡散により、図３に示す工
程において前もって形成したｐ型拡散層６２と、図６に
示す工程において注入されたボロンの拡散層が一体にな
り、一つのｐ型ベース層１６を形成する。また、ｐ型ベ
ース層１６の領域の両端面はＵ溝５０の側壁の位置で自
己整合的に規定される。
程度まで熱拡散する。この熱拡散により、図３に示す工
程において前もって形成したｐ型拡散層６２と、図６に
示す工程において注入されたボロンの拡散層が一体にな
り、一つのｐ型ベース層１６を形成する。また、ｐ型ベ
ース層１６の領域の両端面はＵ溝５０の側壁の位置で自
己整合的に規定される。
【００１４】次に、図８に示すように、選択酸化膜６５
により囲まれたｐ型ベース層１６表面中央部に残された
パターンでパターニングされたレジスト膜６６と選択酸
化膜６５をともにマスクとして、薄いフィールド酸化膜
６０を透過させてｎ+ 型ソース層４を形成するためのリ
ンをイオン注入する。この場合も図６に示す工程におい
てボロンをイオン注入した場合と同様に、選択酸化膜６
５とフィールド酸化膜６０の境界部分が自己整合位置に
なり、イオン注入される領域が正確に規定される。
により囲まれたｐ型ベース層１６表面中央部に残された
パターンでパターニングされたレジスト膜６６と選択酸
化膜６５をともにマスクとして、薄いフィールド酸化膜
６０を透過させてｎ+ 型ソース層４を形成するためのリ
ンをイオン注入する。この場合も図６に示す工程におい
てボロンをイオン注入した場合と同様に、選択酸化膜６
５とフィールド酸化膜６０の境界部分が自己整合位置に
なり、イオン注入される領域が正確に規定される。
【００１５】次に、図９に示すように、接合深さ０．５
〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時に
チャネル５も設定する。この熱拡散において、ｎ+ 型ソ
ース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０の
側壁の位置で自己整合的に規定される。以上の図６〜図
９の工程によりｐ型ベース層１６の接合深さとその形状
が確定する。
〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時に
チャネル５も設定する。この熱拡散において、ｎ+ 型ソ
ース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０の
側壁の位置で自己整合的に規定される。以上の図６〜図
９の工程によりｐ型ベース層１６の接合深さとその形状
が確定する。
【００１６】次に、選択酸化膜６５をウェットエッチン
グにより除去してＵ溝５０の内壁５１を露出させる。こ
のとき、半導体基板１裏面の酸化膜６０１も同時に除去
される。その後、熱酸化により厚さ６０ｎｍ程度のゲー
ト酸化膜８を形成する（図１０）。このとき半導体基板
１の裏面にも同時に酸化膜６７１が形成される。次に、
図１１に示すように、ウエハ２１の主表面にＣＶＤ法を
用い厚さ４００ｎｍ程度のポリシリコン膜を堆積する。
この時半導体基板１の裏面にもポリシリコン膜９１が同
時に堆積される。さらに、ウエハ２１の主表面の多結晶
シリコン膜をパターニングしてゲート電極９を形成す
る。
グにより除去してＵ溝５０の内壁５１を露出させる。こ
のとき、半導体基板１裏面の酸化膜６０１も同時に除去
される。その後、熱酸化により厚さ６０ｎｍ程度のゲー
ト酸化膜８を形成する（図１０）。このとき半導体基板
１の裏面にも同時に酸化膜６７１が形成される。次に、
図１１に示すように、ウエハ２１の主表面にＣＶＤ法を
用い厚さ４００ｎｍ程度のポリシリコン膜を堆積する。
この時半導体基板１の裏面にもポリシリコン膜９１が同
時に堆積される。さらに、ウエハ２１の主表面の多結晶
シリコン膜をパターニングしてゲート電極９を形成す
る。
【００１７】次に、図１２に示すように、パターニング
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図１３に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図１３に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
【００１８】そして、図１（ｂ）に示すように、ウエハ
２１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
コンタクト穴を介してｐ+ 型ベースコンタクト層１７と
ｎ+ 型ソース層４とにオーミック接触させる。さらに、
アルミニウム膜保護用としてプラズマＣＶＤ法等により
窒化シリコン等よりなるパッシベーション膜（図示略）
を形成し、また、ウエハ２１の裏面を研磨し、半導体基
板１を露出させ、Ｔｉ／Ｎｉ／Ａｕの３層膜からなるド
レイン電極２０を形成し、ｎ+ 型半導体基板１にオーミ
ック接触をとる。
２１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
コンタクト穴を介してｐ+ 型ベースコンタクト層１７と
ｎ+ 型ソース層４とにオーミック接触させる。さらに、
アルミニウム膜保護用としてプラズマＣＶＤ法等により
窒化シリコン等よりなるパッシベーション膜（図示略）
を形成し、また、ウエハ２１の裏面を研磨し、半導体基
板１を露出させ、Ｔｉ／Ｎｉ／Ａｕの３層膜からなるド
レイン電極２０を形成し、ｎ+ 型半導体基板１にオーミ
ック接触をとる。
【００１９】
【発明が解決しようとする課題】上記製造方法によれ
ば、選択酸化膜６５をウェットエッチングにより除去す
ると、半導体基板１の他主面、すなわち裏面の酸化膜６
０１も同時にエッチング除去されてしまうため、半導体
基板１の裏面が露出する。このため、ゲート酸化膜形成
のために熱酸化する工程において、露出した半導体基板
１から蒸発する不純物が半導体層表面に導入される。
ば、選択酸化膜６５をウェットエッチングにより除去す
ると、半導体基板１の他主面、すなわち裏面の酸化膜６
０１も同時にエッチング除去されてしまうため、半導体
基板１の裏面が露出する。このため、ゲート酸化膜形成
のために熱酸化する工程において、露出した半導体基板
１から蒸発する不純物が半導体層表面に導入される。
【００２０】その不純物がチャネル５に導入されると、
チャネル５の不純物を補償し、結果的にチャネル５のキ
ャリア濃度を低下させることになる。このことは、素子
の電気特性への影響として、しきい値電圧を設計値より
も意に反して低下させたり、ウエハ内のしきい値電圧の
バラツキを大きくしたり、ドレイン・ソース間の耐圧不
良を発生させたりする問題を生じさせる。
チャネル５の不純物を補償し、結果的にチャネル５のキ
ャリア濃度を低下させることになる。このことは、素子
の電気特性への影響として、しきい値電圧を設計値より
も意に反して低下させたり、ウエハ内のしきい値電圧の
バラツキを大きくしたり、ドレイン・ソース間の耐圧不
良を発生させたりする問題を生じさせる。
【００２１】本発明は上記問題に鑑みたもので、選択酸
化膜の除去後の熱処理工程にて、半導体基板からの不純
物の蒸発を抑制してチャネルのキャリア濃度を変化させ
ないようにすることを目的とする。
化膜の除去後の熱処理工程にて、半導体基板からの不純
物の蒸発を抑制してチャネルのキャリア濃度を変化させ
ないようにすることを目的とする。
【００２２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、半導体基板
（１）の一主面側に該半導体基板よりも低い不純物濃度
を有する第１導電型の半導体層（２）を形成し、この半
導体層の表面の所定領域を選択酸化して選択酸化膜（６
５）を形成する工程と、前記選択酸化膜の側面に接する
前記半導体層表面にチャネル（５）を形成すべく、前記
選択酸化膜をマスクにして第２導電型のベース領域（１
６）と第１導電型のソース領域（４）を２重拡散により
形成する工程と、前記選択酸化膜を除去して前記半導体
層の表面に溝（５０）を形成する工程と、前記チャネル
となる部分を含む前記溝の内壁を熱酸化してゲート酸化
膜（８）とし、このゲート酸化膜上にゲート電極（９）
を形成する工程と、前記ソース領域及び前記ベース領域
に電気的に接触するソース電極（１９）と、ドレイン電
極（２０）を形成する工程とを含み、前記選択酸化膜を
除去する工程の前に、前記半導体基板の他表面側を、前
記選択酸化膜除去時に除去されず、かつ前記ゲート酸化
膜を形成する熱酸化時に前記半導体基板の他主面側から
不純物が蒸発するのを阻止する材料膜（４１）で覆う工
程を有することを特徴としている。
め、請求項１に記載の発明においては、半導体基板
（１）の一主面側に該半導体基板よりも低い不純物濃度
を有する第１導電型の半導体層（２）を形成し、この半
導体層の表面の所定領域を選択酸化して選択酸化膜（６
５）を形成する工程と、前記選択酸化膜の側面に接する
前記半導体層表面にチャネル（５）を形成すべく、前記
選択酸化膜をマスクにして第２導電型のベース領域（１
６）と第１導電型のソース領域（４）を２重拡散により
形成する工程と、前記選択酸化膜を除去して前記半導体
層の表面に溝（５０）を形成する工程と、前記チャネル
となる部分を含む前記溝の内壁を熱酸化してゲート酸化
膜（８）とし、このゲート酸化膜上にゲート電極（９）
を形成する工程と、前記ソース領域及び前記ベース領域
に電気的に接触するソース電極（１９）と、ドレイン電
極（２０）を形成する工程とを含み、前記選択酸化膜を
除去する工程の前に、前記半導体基板の他表面側を、前
記選択酸化膜除去時に除去されず、かつ前記ゲート酸化
膜を形成する熱酸化時に前記半導体基板の他主面側から
不純物が蒸発するのを阻止する材料膜（４１）で覆う工
程を有することを特徴としている。
【００２３】請求項２に記載の発明では、請求項１に記
載の半導体装置の製造方法において、前記材料膜とし
て、多結晶シリコン又は窒化シリコンを用いることを特
徴としている。
載の半導体装置の製造方法において、前記材料膜とし
て、多結晶シリコン又は窒化シリコンを用いることを特
徴としている。
【００２４】請求項３に記載の発明では、請求項１又は
２に記載の半導体装置の製造方法において、前記半導体
基板の他主面の表面を露出させた後に、その表面に前記
ドレイン電極（２０）を形成することを特徴としてい
る。請求項４に記載の発明では、請求項１乃至３のいず
れか１つに記載の半導体装置の製造方法において、アン
チモンを用いて前記ソース領域（４）を形成することを
特徴としている。
２に記載の半導体装置の製造方法において、前記半導体
基板の他主面の表面を露出させた後に、その表面に前記
ドレイン電極（２０）を形成することを特徴としてい
る。請求項４に記載の発明では、請求項１乃至３のいず
れか１つに記載の半導体装置の製造方法において、アン
チモンを用いて前記ソース領域（４）を形成することを
特徴としている。
【００２５】
【発明の作用効果】請求項１乃至４に記載の発明によれ
ば、選択酸化膜除去工程後の、ゲート酸化膜形成のため
の熱酸化工程において、半導体基板の他主面側を露出さ
せず膜が形成された状態で熱酸化を行うようにしてい
る。この形成された膜により、半導体基板の他主面側か
らの不純物の蒸発を抑制することができ、従ってその不
純物の蒸発によるチャネルのキャリア濃度の変動を防止
し、しきい値電圧の変動等を防止することができる。
ば、選択酸化膜除去工程後の、ゲート酸化膜形成のため
の熱酸化工程において、半導体基板の他主面側を露出さ
せず膜が形成された状態で熱酸化を行うようにしてい
る。この形成された膜により、半導体基板の他主面側か
らの不純物の蒸発を抑制することができ、従ってその不
純物の蒸発によるチャネルのキャリア濃度の変動を防止
し、しきい値電圧の変動等を防止することができる。
【００２６】さらに、請求項４に記載の発明によれば、
アンチモンを用いてソース領域を形成するようにしてい
るから、前記熱酸化工程において、半導体層表面のソー
ス領域からの不純物の蒸発をも抑制することができ、一
層しきい値電圧の変動等を防止することができる。
アンチモンを用いてソース領域を形成するようにしてい
るから、前記熱酸化工程において、半導体層表面のソー
ス領域からの不純物の蒸発をも抑制することができ、一
層しきい値電圧の変動等を防止することができる。
【００２７】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。本実施例の縦型パワーＭＯＳＦＥＴの構造
は、図１（ａ）（ｂ）に示すものと同じである。本実施
例に係る製造方法においては、選択酸化膜６５をマスク
としてイオン注入し、熱拡散してｎ+ 型ソース層４を形
成する図９の工程までは従来のものと同じである。
て説明する。本実施例の縦型パワーＭＯＳＦＥＴの構造
は、図１（ａ）（ｂ）に示すものと同じである。本実施
例に係る製造方法においては、選択酸化膜６５をマスク
としてイオン注入し、熱拡散してｎ+ 型ソース層４を形
成する図９の工程までは従来のものと同じである。
【００２８】そして、図９に示す工程の後、図１４に示
すように、ＣＶＤ法により、多結晶シリコン４０、４１
を厚さ４００ｎｍ程度形成し、引き続き、ＲＩＥ（Reac
tiveIon Etching）法により、半導体層２の表面側の多
結晶シリコン４０のみを除去する（図１５）。次に、図
１６に示すように、選択酸化膜６５を、弗酸を含む水溶
液７００中で、フッ化アンモニウムによりＰＨが５程度
に調整された状態で、シリコンの表面を水素で終端させ
ながら酸化膜を除去してＵ溝５０の内壁５１を露出させ
る。このとき、ウエハ２１の裏面は、多結晶シリコン４
１で覆われており、酸化膜６０１とともに除去されな
い。
すように、ＣＶＤ法により、多結晶シリコン４０、４１
を厚さ４００ｎｍ程度形成し、引き続き、ＲＩＥ（Reac
tiveIon Etching）法により、半導体層２の表面側の多
結晶シリコン４０のみを除去する（図１５）。次に、図
１６に示すように、選択酸化膜６５を、弗酸を含む水溶
液７００中で、フッ化アンモニウムによりＰＨが５程度
に調整された状態で、シリコンの表面を水素で終端させ
ながら酸化膜を除去してＵ溝５０の内壁５１を露出させ
る。このとき、ウエハ２１の裏面は、多結晶シリコン４
１で覆われており、酸化膜６０１とともに除去されな
い。
【００２９】この後、水溶液中から取りだし、純水洗浄
後清浄な空気中で乾燥させる。次に、図１７に示すよう
に、チャネルが形成される予定のｐ型ベース層１６のＵ
溝５０の側面５１に酸化膜６００を形成する。この熱酸
化工程により、チャネルが形成される予定面は原子オー
ダーでの平坦度が高くなる。この熱酸化工程は、酸素雰
囲気に保たれ、約１０００℃に保持されている酸化炉
に、複数枚のウエハをウエハボートに収納した状態で徐
々に挿入することにより行う。
後清浄な空気中で乾燥させる。次に、図１７に示すよう
に、チャネルが形成される予定のｐ型ベース層１６のＵ
溝５０の側面５１に酸化膜６００を形成する。この熱酸
化工程により、チャネルが形成される予定面は原子オー
ダーでの平坦度が高くなる。この熱酸化工程は、酸素雰
囲気に保たれ、約１０００℃に保持されている酸化炉
に、複数枚のウエハをウエハボートに収納した状態で徐
々に挿入することにより行う。
【００３０】このとき、ウエハ２１の裏面は、酸化膜６
０１、多結晶シリコン４１にて覆われているので、高濃
度不純物を含む半導体基板１中の不純物は酸化工程中に
ウエハ２１外部に飛散することはない。従って、酸化炉
中にあるそのウェハあるいは他のウエハのチャネル５に
不純物が導入されるのを防止できる。なお、図１７に示
す熱酸化工程にて、多結晶シリコン４１の表面も同時に
酸化され酸化膜６０２が形成される。
０１、多結晶シリコン４１にて覆われているので、高濃
度不純物を含む半導体基板１中の不純物は酸化工程中に
ウエハ２１外部に飛散することはない。従って、酸化炉
中にあるそのウェハあるいは他のウエハのチャネル５に
不純物が導入されるのを防止できる。なお、図１７に示
す熱酸化工程にて、多結晶シリコン４１の表面も同時に
酸化され酸化膜６０２が形成される。
【００３１】次に、酸化膜６００を除去する。この酸化
膜６００の除去も選択酸化膜６５の除去と同様に、弗酸
を含む水溶液中でフッ化アンモニウムによりＰＨが５程
度に調整された状態で、露出されたシリコンの表面を水
素で終端させながら行う。このような方法で形成された
Ｕ溝５０の内壁５１は、平坦度が高く、また欠陥も少な
い良好なシリコン表面となる。この工程において酸化膜
６０２は同時にエッチング除去されるが、酸化膜６０１
は多結晶シリコン４１で覆われており、ともに除去され
ずに残る。
膜６００の除去も選択酸化膜６５の除去と同様に、弗酸
を含む水溶液中でフッ化アンモニウムによりＰＨが５程
度に調整された状態で、露出されたシリコンの表面を水
素で終端させながら行う。このような方法で形成された
Ｕ溝５０の内壁５１は、平坦度が高く、また欠陥も少な
い良好なシリコン表面となる。この工程において酸化膜
６０２は同時にエッチング除去されるが、酸化膜６０１
は多結晶シリコン４１で覆われており、ともに除去され
ずに残る。
【００３２】続いて、図１８に示すように、Ｕ溝５０の
側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート
酸化膜８を形成する。この熱酸化は、図１７に示すもの
と同様にして行う。この酸化工程時において、ウエハ２
１の裏面は、酸化膜６０１、多結晶シリコン４１にて覆
われているので、半導体基板１中の高濃度不純物は、ウ
エハ外部に飛散することはなく、従って酸化炉中にある
そのウェハあるいは他のウエハのチャネル５に不純物が
ドープされるのを防止できる。なお、本工程にて多結晶
シリコン４１の表面も同時に酸化され酸化膜６７１が形
成される。
側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート
酸化膜８を形成する。この熱酸化は、図１７に示すもの
と同様にして行う。この酸化工程時において、ウエハ２
１の裏面は、酸化膜６０１、多結晶シリコン４１にて覆
われているので、半導体基板１中の高濃度不純物は、ウ
エハ外部に飛散することはなく、従って酸化炉中にある
そのウェハあるいは他のウエハのチャネル５に不純物が
ドープされるのを防止できる。なお、本工程にて多結晶
シリコン４１の表面も同時に酸化され酸化膜６７１が形
成される。
【００３３】次に、図１９に示すように、ウエハ２１の
主表面に厚さ４００ｎｍ程度の多結晶シリコン膜を堆積
する。この時ウエハ２１の裏面にも同時に多結晶シリコ
ン膜９１が堆積される。さらに、ウエハ２１の主表面の
多結晶シリコン膜をパターニングしてゲート電極９を形
成する。ここまでの工程は、図１１に示す工程に対応す
るものであり、この後、図１２図１３に示すものと同様
な工程を経て、図１に示す構造を得る。なお、ウエハ２
１の裏面には、酸化膜６０１、多結晶シリコン４１、酸
化膜６７１、および多結晶シリコン膜９１が形成される
が、それらはドレイン電極２０の形成時、研磨により除
去される。
主表面に厚さ４００ｎｍ程度の多結晶シリコン膜を堆積
する。この時ウエハ２１の裏面にも同時に多結晶シリコ
ン膜９１が堆積される。さらに、ウエハ２１の主表面の
多結晶シリコン膜をパターニングしてゲート電極９を形
成する。ここまでの工程は、図１１に示す工程に対応す
るものであり、この後、図１２図１３に示すものと同様
な工程を経て、図１に示す構造を得る。なお、ウエハ２
１の裏面には、酸化膜６０１、多結晶シリコン４１、酸
化膜６７１、および多結晶シリコン膜９１が形成される
が、それらはドレイン電極２０の形成時、研磨により除
去される。
【００３４】上記実施例によれば、半導体基板１の主表
面は、酸化膜６０１、多結晶シリコン４１にて覆われて
いるため、熱酸化工程時に、半導体基板１の高濃度不純
物が外部に飛散するのを抑制することができる。なお、
上記実施例では、選択酸化膜６５の除去時に、除去され
ない材料膜として多結晶シリコン４１を用いるものを示
したが、窒化シリコンを用いるようにしてもよい。
面は、酸化膜６０１、多結晶シリコン４１にて覆われて
いるため、熱酸化工程時に、半導体基板１の高濃度不純
物が外部に飛散するのを抑制することができる。なお、
上記実施例では、選択酸化膜６５の除去時に、除去され
ない材料膜として多結晶シリコン４１を用いるものを示
したが、窒化シリコンを用いるようにしてもよい。
【００３５】また、上記実施例では、ｎ+ 型ソース層を
形成するために、リンをイオン注入するものを示した
が、リンの代わりに、蒸気圧の低いアンチモンを使用す
るようにしてもよい。この場合、図１７から図１８に至
る工程中の熱酸化工程において、ソース領域４からの不
純物の蒸発を抑制し、チャネル５への不純物導入を抑制
することができる。。
形成するために、リンをイオン注入するものを示した
が、リンの代わりに、蒸気圧の低いアンチモンを使用す
るようにしてもよい。この場合、図１７から図１８に至
る工程中の熱酸化工程において、ソース領域４からの不
純物の蒸発を抑制し、チャネル５への不純物導入を抑制
することができる。。
【００３６】さらに、本発明は、図１に示す格子状のパ
ターンを用いるもの以外に、例えばストライプ状のパタ
ーンにも適用することができる。さらに、本発明は、縦
型のＭＯＳＦＥＴに限定されるものではなく、例えばこ
のようなＭＯＳＦＥＴを組み込んだパワーＭＯＳＩＣ
や、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）
のゲート構造等にも適用することができる。
ターンを用いるもの以外に、例えばストライプ状のパタ
ーンにも適用することができる。さらに、本発明は、縦
型のＭＯＳＦＥＴに限定されるものではなく、例えばこ
のようなＭＯＳＦＥＴを組み込んだパワーＭＯＳＩＣ
や、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）
のゲート構造等にも適用することができる。
【００３７】さらに、実施例中ではｎチャネル型につい
てのみ説明したが、ｎ型とｐ型の半導体の型を入れ換え
たｐチャネル型についても同様の効果が得られることは
言うまでもない。さらに、本実施例は縦型のパワー素子
の構成で説明したが、本発明は横型のパワー素子の構成
においても同様の効果が得られる。この場合、ドレイン
電極は半導体基板の主表面側に形成される。
てのみ説明したが、ｎ型とｐ型の半導体の型を入れ換え
たｐチャネル型についても同様の効果が得られることは
言うまでもない。さらに、本実施例は縦型のパワー素子
の構成で説明したが、本発明は横型のパワー素子の構成
においても同様の効果が得られる。この場合、ドレイン
電極は半導体基板の主表面側に形成される。
【図１】（ａ）は縦型パワーＭＯＳＦＥＴの一部を示す
平面図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。
平面図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図２】縦型パワーＭＯＳＦＥＴの最初の工程を示す要
部断面図である。
部断面図である。
【図３】図２に続く工程を示す要部断面図である。
【図４】図３に続く工程を示す要部断面図である。
【図５】図４に続く工程を示す要部断面図である。
【図６】図５に続く工程を示す要部断面図である。
【図７】図６に続く工程を示す要部断面図である。
【図８】図７に続く工程を示す要部断面図である。
【図９】図８に続く工程を示す要部断面図である。
【図１０】図９に続く工程を示す要部断面図である。
【図１１】図１０に続く工程を示す要部断面図である。
【図１２】図１１に続く工程を示す要部断面図である。
【図１３】図１２に続く工程を示す要部断面図である。
【図１４】本発明の一実施例に係る工程を示すもので、
図９に続く工程を示す要部断面図である。
図９に続く工程を示す要部断面図である。
【図１５】図１４に続く工程を示す要部断面図である。
【図１６】図１５に続く工程を示すもので、選択酸化膜
６５をエッチング除去する状態を示す図である。
６５をエッチング除去する状態を示す図である。
【図１７】図１６に続く工程を示す要部断面図である。
【図１８】図１７に続く工程を示す要部断面図である。
【図１９】図１８に続く工程を示す要部断面図である。
１…ｎ+ 型半導体基板、２…ｎ- 型エピタキシャル層、
４…ｎ+ 型ソース層、５…チャネル、８…ゲート酸化
膜、９…ゲート電極、１６…ｐ型ベース層、１９…ソー
ス電極、２０…ドレイン電極、４１…多結晶シリコン
膜、５０…Ｕ溝、６５…選択酸化膜、９１…多結晶シリ
コン膜、６０１…酸化膜、６０２…酸化膜、６３１…窒
化シリコン膜、６７１…酸化膜。
４…ｎ+ 型ソース層、５…チャネル、８…ゲート酸化
膜、９…ゲート電極、１６…ｐ型ベース層、１９…ソー
ス電極、２０…ドレイン電極、４１…多結晶シリコン
膜、５０…Ｕ溝、６５…選択酸化膜、９１…多結晶シリ
コン膜、６０１…酸化膜、６０２…酸化膜、６３１…窒
化シリコン膜、６７１…酸化膜。
フロントページの続き
(56)参考文献 特開 昭54−8979（ＪＰ，Ａ)
特開 平６−342765（ＪＰ，Ａ)
特開 平６−5610（ＪＰ，Ａ)
国際公開93／003502（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (4)
- 【請求項１】 半導体基板の一主面側に該半導体基板よ
りも低い不純物濃度を有する第１導電型の半導体層を形
成し、この半導体層の表面の所定領域を選択酸化して選
択酸化膜を形成する工程と、 前記選択酸化膜の側面に接する前記半導体層表面にチャ
ネルを形成すべく、前記選択酸化膜をマスクにして第２
導電型のベース領域と第１導電型のソース領域を２重拡
散により形成する工程と、 前記選択酸化膜を除去して前記半導体層の表面に溝を形
成する工程と、 前記チャネルとなる部分を含む前記溝の内壁を熱酸化し
てゲート酸化膜とし、このゲート酸化膜上にゲート電極
を形成する工程と、 前記ソース領域及び前記ベース領域に電気的に接触する
ソース電極と、ドレイン電極とを形成する工程を含み、 前記選択酸化膜を除去する工程の前に、前記半導体基板
の他表面側を、前記選択酸化膜除去時に除去されず、か
つ前記ゲート酸化膜を形成する熱酸化時に前記半導体基
板の他主面側から不純物が蒸発するのを阻止する材料膜
で覆う工程を有することを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記材料膜として、多結晶シリコン又は
窒化シリコンを用いることを特徴とする請求項１に記載
の半導体装置の製造方法。 - 【請求項３】 前記半導体基板の他主面の表面を露出さ
せた後に、その表面に前記ドレイン電極を形成すること
を特徴とする請求項１又は２に記載の半導体装置の製造
方法。 - 【請求項４】 アンチモンを用いて前記ソース領域を形
成することを特徴とする請求項１乃至３のいずれか１つ
に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16882195A JP3498431B2 (ja) | 1995-07-04 | 1995-07-04 | 半導体装置の製造方法 |
| FR9608202A FR2737607B1 (fr) | 1995-07-04 | 1996-07-02 | Procede de fabrication d'un dispositif a semi-conducteur de puissance a transistor |
| US08/675,774 US6100140A (en) | 1995-07-04 | 1996-07-03 | Manufacturing method of semiconductor device |
| DE19626787A DE19626787B4 (de) | 1995-07-04 | 1996-07-03 | Herstellungsverfahren einer Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16882195A JP3498431B2 (ja) | 1995-07-04 | 1995-07-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0923000A JPH0923000A (ja) | 1997-01-21 |
| JP3498431B2 true JP3498431B2 (ja) | 2004-02-16 |
Family
ID=15875141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16882195A Expired - Lifetime JP3498431B2 (ja) | 1995-07-04 | 1995-07-04 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6100140A (ja) |
| JP (1) | JP3498431B2 (ja) |
| DE (1) | DE19626787B4 (ja) |
| FR (1) | FR2737607B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426260B1 (en) * | 1997-12-02 | 2002-07-30 | Magepower Semiconductor Corp. | Switching speed improvement in DMO by implanting lightly doped region under gate |
| US6316299B1 (en) * | 1999-03-04 | 2001-11-13 | United Microelectronics Corp. | Formation of laterally diffused metal-oxide semiconductor device |
| US6426248B2 (en) * | 2000-02-15 | 2002-07-30 | International Rectifier Corporation | Process for forming power MOSFET device in float zone, non-epitaxial silicon |
| KR100745399B1 (ko) * | 2006-07-14 | 2007-08-02 | 삼성전자주식회사 | 라디칼 산화 공정을 이용한 반도체 장치의 제조 방법 |
| JP4681581B2 (ja) * | 2007-06-15 | 2011-05-11 | 株式会社カネカ | 太陽電池モジュール |
| JP5472451B2 (ja) * | 2009-07-31 | 2014-04-16 | 富士電機株式会社 | 半導体装置の製造方法および半導体装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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