JP3498415B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3498415B2 JP3498415B2 JP06797295A JP6797295A JP3498415B2 JP 3498415 B2 JP3498415 B2 JP 3498415B2 JP 06797295 A JP06797295 A JP 06797295A JP 6797295 A JP6797295 A JP 6797295A JP 3498415 B2 JP3498415 B2 JP 3498415B2
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Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体素子とし
て用いられる半導体装置の製造方法に関し、その用途と
して、例えば縦型ＭＯＳＦＥＴ(Metal Oxide Semicond
uctor FieldEffect Transistor)やＩＧＢＴ（Insulated
Gate Bipolar Transistor ）等の製造方法、及びその
単体または電力用半導体素子を組み込んだＭＯＳＩＣ等
の製造方法に採用して好適である。
て用いられる半導体装置の製造方法に関し、その用途と
して、例えば縦型ＭＯＳＦＥＴ(Metal Oxide Semicond
uctor FieldEffect Transistor)やＩＧＢＴ（Insulated
Gate Bipolar Transistor ）等の製造方法、及びその
単体または電力用半導体素子を組み込んだＭＯＳＩＣ等
の製造方法に採用して好適である。
【０００２】
【従来の技術】縦型パワーＭＯＳＦＥＴは、周波数特性
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
を利用したり、そのセルの形状を工夫したりすることに
より、面積当たりのチャネル幅が大きくとれるようにな
ったことにある旨述べられている。また、この文献には
主流であるＤＭＯＳ型（二重拡散型）セルを使用した縦
型パワーＭＯＳＦＥＴを中心にのべられている。その理
由は、ＤＭＯＳ型はチャネル部分にシリコンウエハの平
坦な主表面をそのまま使用することを特長とするプレー
ナプロセスにより作製されるため、歩留まりが良くコス
トが安いという製造上の利点があるからである。
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
を利用したり、そのセルの形状を工夫したりすることに
より、面積当たりのチャネル幅が大きくとれるようにな
ったことにある旨述べられている。また、この文献には
主流であるＤＭＯＳ型（二重拡散型）セルを使用した縦
型パワーＭＯＳＦＥＴを中心にのべられている。その理
由は、ＤＭＯＳ型はチャネル部分にシリコンウエハの平
坦な主表面をそのまま使用することを特長とするプレー
ナプロセスにより作製されるため、歩留まりが良くコス
トが安いという製造上の利点があるからである。
【０００３】一方、縦型パワーＭＯＳＦＥＴの普及に伴
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。また
ＤＭＯＳ型において、特開平２−８６１３６号公報に示
されているように、現在の微細加工技術の下ではオン抵
抗が極小点をとるユニットセルの寸法は１５μｍ付近で
ある。
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。また
ＤＭＯＳ型において、特開平２−８６１３６号公報に示
されているように、現在の微細加工技術の下ではオン抵
抗が極小点をとるユニットセルの寸法は１５μｍ付近で
ある。
【０００４】この限界を突破するために種々の構造が提
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
【０００５】このように、溝の側面にチャネル部を形成
する構造の従来の製造方法として例えば国際公開WO93/0
3502号や特開昭62-12167号に開示された製造方法があ
る。また、その特性を調べたものとしてISPSD'93 pp.13
5-140 に示されたものもある。図２５はWO93/03502号に
開示されたＭＯＳＦＥＴの断面図であり、図２６〜図３
７は同公報におけるＭＯＳＦＥＴの製造工程を示す断面
図である。
する構造の従来の製造方法として例えば国際公開WO93/0
3502号や特開昭62-12167号に開示された製造方法があ
る。また、その特性を調べたものとしてISPSD'93 pp.13
5-140 に示されたものもある。図２５はWO93/03502号に
開示されたＭＯＳＦＥＴの断面図であり、図２６〜図３
７は同公報におけるＭＯＳＦＥＴの製造工程を示す断面
図である。
【０００６】以下にその製造工程を簡単に説明する。ま
ず、図２６に示されるように、ｎ+ 型シリコンからなる
半導体基板１の主表面にｎ- 型のエピタキシャル層２を
成長させたウエハ２１を用意する。この半導体基板１は
その不純物濃度が１０20ｃｍ-3程度になっている。ま
た、エピタキシャル層２はその厚さが７μｍ程度で、そ
の不純物濃度は１０16ｃｍ-3程度となっている。このウ
エハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフィ
ールド酸化膜６０を形成し、その後レジスト膜６１を堆
積して公知のフォトリソ工程にてセル形成予定位置の中
央部に開口するパターンにレジスト膜６１をパターニン
グする。そして、このレジスト膜６１をマスクとしてボ
ロン（Ｂ+ ）をイオン注入する。
ず、図２６に示されるように、ｎ+ 型シリコンからなる
半導体基板１の主表面にｎ- 型のエピタキシャル層２を
成長させたウエハ２１を用意する。この半導体基板１は
その不純物濃度が１０20ｃｍ-3程度になっている。ま
た、エピタキシャル層２はその厚さが７μｍ程度で、そ
の不純物濃度は１０16ｃｍ-3程度となっている。このウ
エハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフィ
ールド酸化膜６０を形成し、その後レジスト膜６１を堆
積して公知のフォトリソ工程にてセル形成予定位置の中
央部に開口するパターンにレジスト膜６１をパターニン
グする。そして、このレジスト膜６１をマスクとしてボ
ロン（Ｂ+ ）をイオン注入する。
【０００７】レジスト剥離後、熱拡散により図２７に示
すように接合深さが３μｍ程度のｐ型拡散層６２を形成
する。このｐ型拡散層６２は最終的には後述するｐ型ベ
ース層１６の一部となり、ドレイン・ソース間に高電圧
が印加されたとき、ｐ型拡散層６２の底辺部分で安定に
ブレークダウンを起こさせることにより、耐サージ性を
向上させる目的を果たす。
すように接合深さが３μｍ程度のｐ型拡散層６２を形成
する。このｐ型拡散層６２は最終的には後述するｐ型ベ
ース層１６の一部となり、ドレイン・ソース間に高電圧
が印加されたとき、ｐ型拡散層６２の底辺部分で安定に
ブレークダウンを起こさせることにより、耐サージ性を
向上させる目的を果たす。
【０００８】次に、図２７に示すように、ウエハ２１の
主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、こ
の窒化シリコン膜６３をパターニングして、ピッチ幅
（ユニットセル１５の寸法）ａで開口する格子状の開口
パターンを形成する。なお、この開口パターンは上述の
ｐ型拡散層６２がそのピッチ間隔の中央部に位置するよ
うにマスク合わせしている。
主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、こ
の窒化シリコン膜６３をパターニングして、ピッチ幅
（ユニットセル１５の寸法）ａで開口する格子状の開口
パターンを形成する。なお、この開口パターンは上述の
ｐ型拡散層６２がそのピッチ間隔の中央部に位置するよ
うにマスク合わせしている。
【０００９】次に、図２８に示すように、窒化シリコン
膜６３をマスクとしてフィールド酸化膜６０をエッチン
グし、ひきつづきｎ- 型エピタキシャル層２を深さ１．
５μｍ程度エッチングして溝６４を形成する。次に、図
２９に示すように、窒化シリコン膜６３をマスクとして
溝６４の部分を熱酸化する。これはＬＯＣＯＳ(Local O
xidation of Silicon)法として良く知られた酸化方法で
あり、この酸化により選択酸化膜すなわちＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつ溝５０の形状が確定する。
膜６３をマスクとしてフィールド酸化膜６０をエッチン
グし、ひきつづきｎ- 型エピタキシャル層２を深さ１．
５μｍ程度エッチングして溝６４を形成する。次に、図
２９に示すように、窒化シリコン膜６３をマスクとして
溝６４の部分を熱酸化する。これはＬＯＣＯＳ(Local O
xidation of Silicon)法として良く知られた酸化方法で
あり、この酸化により選択酸化膜すなわちＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつ溝５０の形状が確定する。
【００１０】次に、図３０に示すように、ＬＯＣＯＳ酸
化膜６５をマスクとして、薄いフィールド酸化膜６０を
透過させてｐ型ベース層１６を形成するためのボロンを
イオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフ
ィールド酸化膜６０の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。次に、図３
１に示すように、接合深さ３μｍ程度まで熱拡散する。
この熱拡散により、図２７に示す工程において前もって
形成したｐ型拡散層６２と、図３０に示す工程において
注入されたボロンの拡散層が一体になり、一つのｐ型ベ
ース層１６を形成する。また、ｐ型ベース層１６の領域
の両端面はＵ溝５０の側壁の位置で自己整合的に規定さ
れる。
化膜６５をマスクとして、薄いフィールド酸化膜６０を
透過させてｐ型ベース層１６を形成するためのボロンを
イオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフ
ィールド酸化膜６０の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。次に、図３
１に示すように、接合深さ３μｍ程度まで熱拡散する。
この熱拡散により、図２７に示す工程において前もって
形成したｐ型拡散層６２と、図３０に示す工程において
注入されたボロンの拡散層が一体になり、一つのｐ型ベ
ース層１６を形成する。また、ｐ型ベース層１６の領域
の両端面はＵ溝５０の側壁の位置で自己整合的に規定さ
れる。
【００１１】次に、図３２に示すように、格子状のパタ
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５をともにマスクとして、薄いフィ
ールド酸化膜６０を透過させてｎ+ 型ソース層４を形成
するためのリンをイオン注入する。この場合も図３０に
示す工程においてボロンをイオン注入した場合と同様
に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境
界部分が自己整合位置になり、イオン注入される領域が
正確に規定される。
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５をともにマスクとして、薄いフィ
ールド酸化膜６０を透過させてｎ+ 型ソース層４を形成
するためのリンをイオン注入する。この場合も図３０に
示す工程においてボロンをイオン注入した場合と同様
に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境
界部分が自己整合位置になり、イオン注入される領域が
正確に規定される。
【００１２】次に、図３３に示すように、接合深さ０．
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図３０
〜図３３の工程によりｐ型ベース層１６の接合深さとそ
の形状が確定する。
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図３０
〜図３３の工程によりｐ型ベース層１６の接合深さとそ
の形状が確定する。
【００１３】次に、図３４に示すように、ＬＯＣＯＳ酸
化膜６５をウェットエッチングにより除去してＵ溝５０
の内壁５１を露出させ、その後熱酸化により厚さ６０ｎ
ｍ程度のゲート酸化膜８を形成する。次に、図３５に示
すように、ウエハ２１の主表面に厚さ４００ｎｍ程度の
ポリシリコン膜を堆積する。
化膜６５をウェットエッチングにより除去してＵ溝５０
の内壁５１を露出させ、その後熱酸化により厚さ６０ｎ
ｍ程度のゲート酸化膜８を形成する。次に、図３５に示
すように、ウエハ２１の主表面に厚さ４００ｎｍ程度の
ポリシリコン膜を堆積する。
【００１４】次に、図３６に示すように、パターニング
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図３７に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図３７に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
【００１５】そして、図２５（ｂ）に示すように、ウエ
ハ２１の主表面にＢＰＳＧ（BoronPhosphate Silicate
Glass）からなる層間絶縁膜１８を形成し、その一部に
コンタクト穴開けを行いｐ+ 型ベースコンタクト層１７
とｎ+ 型ソース層４を露出させる。さらに、アルミニウ
ム膜からなるソース電極１９を形成し、前記コンタクト
穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソー
ス層４とにオーミック接触させる。さらに、アルミニウ
ム膜保護用としてプラズマＣＶＤ法等により窒化シリコ
ン等よりなるパッシベーション膜（図示略）を形成し、
また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３層膜
からなるドレイン電極２０を形成し、ｎ + 型半導体基板
１にオーミック接触をとる。
ハ２１の主表面にＢＰＳＧ（BoronPhosphate Silicate
Glass）からなる層間絶縁膜１８を形成し、その一部に
コンタクト穴開けを行いｐ+ 型ベースコンタクト層１７
とｎ+ 型ソース層４を露出させる。さらに、アルミニウ
ム膜からなるソース電極１９を形成し、前記コンタクト
穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソー
ス層４とにオーミック接触させる。さらに、アルミニウ
ム膜保護用としてプラズマＣＶＤ法等により窒化シリコ
ン等よりなるパッシベーション膜（図示略）を形成し、
また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３層膜
からなるドレイン電極２０を形成し、ｎ + 型半導体基板
１にオーミック接触をとる。
【００１６】
【発明が解決しようとする課題】しかしながら、上記に
示したような半導体装置の製造方法によれば、選択酸化
に先立ち低濃度の半導体層の表面の所定領域をエッチン
グ法により除去する。このときに、エッチングした溝の
側面と半導体層表面で形成される屈曲部が生じる（図８
の７０９参照）。この屈曲部は、後に行われる選択酸化
工程で滑らかになるものと思われていたが、実際は選択
酸化後も曲率半径の小さい屈曲（図８の７１０参照）と
して残ることが実験により明らかになった。
示したような半導体装置の製造方法によれば、選択酸化
に先立ち低濃度の半導体層の表面の所定領域をエッチン
グ法により除去する。このときに、エッチングした溝の
側面と半導体層表面で形成される屈曲部が生じる（図８
の７０９参照）。この屈曲部は、後に行われる選択酸化
工程で滑らかになるものと思われていたが、実際は選択
酸化後も曲率半径の小さい屈曲（図８の７１０参照）と
して残ることが実験により明らかになった。
【００１７】そして従来の製造方法では、チャネル領域
がこの屈曲を含むように形成されてしまい、結果、この
屈曲でキャリアの移動度が低下してしまい低オン電圧が
達成できなかった。そこで本発明は上記問題に鑑みたも
のであり、その目的は、選択酸化に先立ちエッチングに
より溝を形成しその溝を含む領域を選択酸化し、この溝
の側面をチャネル部とする工程を有する半導体装置の製
造方法において、低オン電圧が達成できる半導体装置の
製造方法を得ることにある。
がこの屈曲を含むように形成されてしまい、結果、この
屈曲でキャリアの移動度が低下してしまい低オン電圧が
達成できなかった。そこで本発明は上記問題に鑑みたも
のであり、その目的は、選択酸化に先立ちエッチングに
より溝を形成しその溝を含む領域を選択酸化し、この溝
の側面をチャネル部とする工程を有する半導体装置の製
造方法において、低オン電圧が達成できる半導体装置の
製造方法を得ることにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に構成された請求項１記載の半導体装置の製造方法は、
第１導電型の半導体基板の主表面上に、所定領域に開口
部を有するマスクを形成するマスク形成工程と、前記マ
スクの開口部を通して前記半導体基板をエッチングし、
前記半導体基板に、前記開口部よりも広い入口部分を有
する第１の溝を形成するエッチング工程と、前記第１の
溝を含む領域を選択酸化することにより、前記第１の溝
の表面、および前記マスクと前記半導体基板との間に所
定厚さの選択酸化膜を形成し、かかる選択酸化膜形成時
に、前記半導体基板における前記選択酸化膜との境界面
に屈曲部が形成される選択酸化工程と、前記選択酸化膜
の側面に接する前記半導体基板表面を含むように前記主
表面側から第２導電型の不純物を拡散させてベース層を
形成し、また前記第１の溝における前記ベース層内の前
記屈曲部より深い領域にチャネル領域を形成するよう
に、前記ベース層内における前記主表面から前記屈曲部
よりも深い領域まで第１導電型の不純物を拡散させて第
１導電型のソース層を形成する不純物導入工程と、前記
選択酸化膜を除去して、前記第１の溝よりも深い所定深
さを有する第２の溝を形成する選択酸化膜除去工程と、
前記第２の溝表面にゲート酸化膜を介してゲート電極を
形成し、前記ソース層及び前記ベース層に電気的に接触
するソース電極を形成し、前記半導体基板の他主面側に
電気的に接触するドレイン電極とを形成する電極形成工
程とを含むことを特徴としている。
に構成された請求項１記載の半導体装置の製造方法は、
第１導電型の半導体基板の主表面上に、所定領域に開口
部を有するマスクを形成するマスク形成工程と、前記マ
スクの開口部を通して前記半導体基板をエッチングし、
前記半導体基板に、前記開口部よりも広い入口部分を有
する第１の溝を形成するエッチング工程と、前記第１の
溝を含む領域を選択酸化することにより、前記第１の溝
の表面、および前記マスクと前記半導体基板との間に所
定厚さの選択酸化膜を形成し、かかる選択酸化膜形成時
に、前記半導体基板における前記選択酸化膜との境界面
に屈曲部が形成される選択酸化工程と、前記選択酸化膜
の側面に接する前記半導体基板表面を含むように前記主
表面側から第２導電型の不純物を拡散させてベース層を
形成し、また前記第１の溝における前記ベース層内の前
記屈曲部より深い領域にチャネル領域を形成するよう
に、前記ベース層内における前記主表面から前記屈曲部
よりも深い領域まで第１導電型の不純物を拡散させて第
１導電型のソース層を形成する不純物導入工程と、前記
選択酸化膜を除去して、前記第１の溝よりも深い所定深
さを有する第２の溝を形成する選択酸化膜除去工程と、
前記第２の溝表面にゲート酸化膜を介してゲート電極を
形成し、前記ソース層及び前記ベース層に電気的に接触
するソース電極を形成し、前記半導体基板の他主面側に
電気的に接触するドレイン電極とを形成する電極形成工
程とを含むことを特徴としている。
【００１９】ここで、前記エッチング工程は、前記マス
クの開口部を通して前記半導体基板をエッチングし、前
記半導体基板に前記開口部よりも広い入口部分、底面、
及び前記入口部分と前記底面部分とをつなぐ側面を有す
る第１の溝を形成する工程からなり、前記選択酸化工程
は、前記第１の溝を含む領域を選択酸化することによ
り、前記第１の溝の前記入口部分、前記底面、前記側
面、および前記マスクと前記半導体基板との間に所定厚
さの選択酸化膜を形成し、かかる選択酸化膜形成時に、
前記半導体基板における前記選択酸化膜との境界面に屈
曲部が形成される工程であり、前記不純物導入工程は、
前記選択酸化膜の側面に接する前記半導体基板表面を含
むように前記主表面側から第２導電型の不純物を拡散さ
せてベース層を形成し、また前記ベース層内の前記入口
部分よりも前記第１の溝の側面にチャネル領域を形成す
るように、前記ベース層内に第１導電型の不純物を拡散
させて第１導電型のソース層を形成する工程であること
が好ましい。
クの開口部を通して前記半導体基板をエッチングし、前
記半導体基板に前記開口部よりも広い入口部分、底面、
及び前記入口部分と前記底面部分とをつなぐ側面を有す
る第１の溝を形成する工程からなり、前記選択酸化工程
は、前記第１の溝を含む領域を選択酸化することによ
り、前記第１の溝の前記入口部分、前記底面、前記側
面、および前記マスクと前記半導体基板との間に所定厚
さの選択酸化膜を形成し、かかる選択酸化膜形成時に、
前記半導体基板における前記選択酸化膜との境界面に屈
曲部が形成される工程であり、前記不純物導入工程は、
前記選択酸化膜の側面に接する前記半導体基板表面を含
むように前記主表面側から第２導電型の不純物を拡散さ
せてベース層を形成し、また前記ベース層内の前記入口
部分よりも前記第１の溝の側面にチャネル領域を形成す
るように、前記ベース層内に第１導電型の不純物を拡散
させて第１導電型のソース層を形成する工程であること
が好ましい。
【００２０】また前記選択酸化工程は、前記エッチング
工程により生じた前記第１の溝を含む領域を選択酸化す
ることにより、前記第１の溝表面に所定厚さの第１の選
択酸化膜を形成し、また前記半導体基板における前記入
口部分に相当する部分に屈曲部を形成し、さらに前記マ
スクと前記半導体基板との間に前記屈曲部から遠ざかる
程薄くなる第２の選択酸化膜を形成する工程からなるよ
うであっても良い。
工程により生じた前記第１の溝を含む領域を選択酸化す
ることにより、前記第１の溝表面に所定厚さの第１の選
択酸化膜を形成し、また前記半導体基板における前記入
口部分に相当する部分に屈曲部を形成し、さらに前記マ
スクと前記半導体基板との間に前記屈曲部から遠ざかる
程薄くなる第２の選択酸化膜を形成する工程からなるよ
うであっても良い。
【００２１】さらに前記電極形成工程は、前記溝の内壁
を酸化してゲート酸化膜を形成し、このゲート酸化膜上
にゲート電極を形成するゲート形成工程と、前記ソース
層および前記ベース層にともに電気的に接触するソース
電極を形成し、前記半導体基板の他主面側に電気的に接
触するドレイン電極とを形成するソース・ドレイン電極
形成工程とからなることが好ましい。
を酸化してゲート酸化膜を形成し、このゲート酸化膜上
にゲート電極を形成するゲート形成工程と、前記ソース
層および前記ベース層にともに電気的に接触するソース
電極を形成し、前記半導体基板の他主面側に電気的に接
触するドレイン電極とを形成するソース・ドレイン電極
形成工程とからなることが好ましい。
【００２２】さらに前記不純物導入工程は、前記選択酸
化膜と自己整合的に前記主表面側から前記第２導電型の
不純物を拡散させて前記第１の溝表面に前記ベース層を
形成し、また前記選択酸化膜と自己整合的に前記主表面
側から前記ベース層内に前記第１導電型の不純物を拡散
させることで前記ソース層を形成するようにしてもよ
い。
化膜と自己整合的に前記主表面側から前記第２導電型の
不純物を拡散させて前記第１の溝表面に前記ベース層を
形成し、また前記選択酸化膜と自己整合的に前記主表面
側から前記ベース層内に前記第１導電型の不純物を拡散
させることで前記ソース層を形成するようにしてもよ
い。
【００２３】 上記目的を達成するために構成された請
求項６記載の半導体装置は、第１導電型の半導体基板
と、前記半導体基板の主表面側にエッチングにより初期
溝を形成しその初期溝を含む領域を選択酸化してその形
状が確定されて形成され、所定の入口幅を有する入口、
前記主表面と略平行な面を有する底面、及び前記入口と
前記底面とを連続的に結ぶとともに屈曲した屈曲部を有
する側面、からなる溝部と、前記溝部における前記側面
を含み、前記主表面側から所定深さまで形成された第２
導電型のベース層と、前記ベース層内における前記主表
面側から前記屈曲部を含む深さまで形成され、前記溝部
の前記側面の前記屈曲部よりも深い位置にチャネル領域
を形成させるソース層と、前記溝部の前記側面及び前記
底面を含む領域に、ゲート絶縁膜を介して形成されたゲ
ート電極とを備えることを特徴としている。
求項６記載の半導体装置は、第１導電型の半導体基板
と、前記半導体基板の主表面側にエッチングにより初期
溝を形成しその初期溝を含む領域を選択酸化してその形
状が確定されて形成され、所定の入口幅を有する入口、
前記主表面と略平行な面を有する底面、及び前記入口と
前記底面とを連続的に結ぶとともに屈曲した屈曲部を有
する側面、からなる溝部と、前記溝部における前記側面
を含み、前記主表面側から所定深さまで形成された第２
導電型のベース層と、前記ベース層内における前記主表
面側から前記屈曲部を含む深さまで形成され、前記溝部
の前記側面の前記屈曲部よりも深い位置にチャネル領域
を形成させるソース層と、前記溝部の前記側面及び前記
底面を含む領域に、ゲート絶縁膜を介して形成されたゲ
ート電極とを備えることを特徴としている。
【００２４】ここで前記溝部は、前記主表面から前記入
口幅の１／２以下の深さを有することが好ましい。さら
に前記半導体基板の面方位は、｛１００｝面であること
が好ましく、また前記半導体基板、前記ベース層及び前
記ソース層はそれぞれシリコンからなり、更に前記溝部
の前記側面における前記チャネル領域の面方位は、｛１
１１｝面もしくは｛１１１｝面に近い面であるようにし
てもよい。また、前記半導体基板、前記ベース層及び前
記ソース層はそれぞれシリコンからなり、更に前記溝部
の前記側面における前記チャネル領域の面方位は、｛１
１０｝面、｛１１０｝面に近い面、｛１００｝面、｛１
００｝面に近い面の何れか一つの面であるようにしても
よい。
口幅の１／２以下の深さを有することが好ましい。さら
に前記半導体基板の面方位は、｛１００｝面であること
が好ましく、また前記半導体基板、前記ベース層及び前
記ソース層はそれぞれシリコンからなり、更に前記溝部
の前記側面における前記チャネル領域の面方位は、｛１
１１｝面もしくは｛１１１｝面に近い面であるようにし
てもよい。また、前記半導体基板、前記ベース層及び前
記ソース層はそれぞれシリコンからなり、更に前記溝部
の前記側面における前記チャネル領域の面方位は、｛１
１０｝面、｛１１０｝面に近い面、｛１００｝面、｛１
００｝面に近い面の何れか一つの面であるようにしても
よい。
【００２５】 そして、前記溝部は、前記半導体基板を
ケミカルドライエッチングして前記初期溝を形成し、そ
の後、前記初期溝を含む領域を前記選択酸化することに
より前記初期溝の表面に所定厚さの酸化膜を形成し、前
記酸化膜をエッチング除去することで形成されたもので
あることが好ましく、またその溝部はバスタブ形状であ
ると更に好ましい。
ケミカルドライエッチングして前記初期溝を形成し、そ
の後、前記初期溝を含む領域を前記選択酸化することに
より前記初期溝の表面に所定厚さの酸化膜を形成し、前
記酸化膜をエッチング除去することで形成されたもので
あることが好ましく、またその溝部はバスタブ形状であ
ると更に好ましい。
【００２６】
【作用および発明の効果】上記のように構成された請求
項１の発明によれば、選択酸化に先立ち低濃度の半導体
層の表面の所定領域をエッチング法により除去する。こ
のときに、エッチングした溝の側面と半導体層表面で形
成される屈曲部が生じる。この屈曲部は、後に行われる
選択酸化工程後も屈曲として残る。そこで、チャネル領
域を、前記屈曲よりも深い領域に形成する。これによ
り、非常に薄い反転層中を電子が流れているチャネル領
域がフラットになり、電子の流れが屈曲の影響で乱され
ることを防ぐことができる。これにより低オン電圧を達
成する半導体装置の製造方法を得ることができる。
項１の発明によれば、選択酸化に先立ち低濃度の半導体
層の表面の所定領域をエッチング法により除去する。こ
のときに、エッチングした溝の側面と半導体層表面で形
成される屈曲部が生じる。この屈曲部は、後に行われる
選択酸化工程後も屈曲として残る。そこで、チャネル領
域を、前記屈曲よりも深い領域に形成する。これによ
り、非常に薄い反転層中を電子が流れているチャネル領
域がフラットになり、電子の流れが屈曲の影響で乱され
ることを防ぐことができる。これにより低オン電圧を達
成する半導体装置の製造方法を得ることができる。
【００２７】 また、上記のように構成された請求項６
記載の半導体装置によれば、屈曲部よりも深い位置にチ
ャネル領域を形成させるようにソース層を形成するた
め、屈曲部で電子の流れが乱されることを防ぐことがで
きる。これにより低オン電圧を達成する半導体装置を得
ることができる。また、請求項９、請求項１０、請求項
１３または請求項１４記載の半導体装置によれば、チャ
ネル領域でフォノン散乱が起こりにくくなる。これによ
り低オン電圧を達成する半導体装置を得ることができ
る。
記載の半導体装置によれば、屈曲部よりも深い位置にチ
ャネル領域を形成させるようにソース層を形成するた
め、屈曲部で電子の流れが乱されることを防ぐことがで
きる。これにより低オン電圧を達成する半導体装置を得
ることができる。また、請求項９、請求項１０、請求項
１３または請求項１４記載の半導体装置によれば、チャ
ネル領域でフォノン散乱が起こりにくくなる。これによ
り低オン電圧を達成する半導体装置を得ることができ
る。
【００２８】
【実施例】以下図面を参照して本発明の実施例について
説明する。図１（ａ）は本発明の第１実施例による四角
形ユニットセルからなる縦型パワーＭＯＳＦＥＴの平面
図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ断面
図である。図２〜図２４は同じく縦型パワーＭＯＳＦＥ
Ｔの製造における各段階での説明図である。また、図４
はｐ型ベース層の中央部形成のためにボロンイオン注入
をしたウエハの断面図、図５はＬＯＣＯＳ酸化のために
窒化シリコン膜をユニットセル寸法ａの間隔でパターニ
ングしたウエハの断面図、図９はＬＯＣＯＳ酸化膜が形
成されたウエハの断面図、図１０はＬＯＣＯＳ酸化膜を
マスクとしてｐ型ベース層形成のためにボロンイオン注
入をしたウエハの断面図、図１１は熱拡散によりｐ型ベ
ース層を形成したウエハの断面図、図１２はＬＯＣＯＳ
酸化膜をマスクとしてｎ+ 型ソース層形成のためにリン
イオン注入をしたウエハの断面図、図１３は熱拡散によ
りｎ+ 型ソース層を形成したウエハの断面図、図２０は
ＬＯＣＯＳ酸化膜を除去した後に熱酸化によりゲート酸
化膜を形成したウエハの断面図、図２１はゲート酸化膜
の上にゲート電極が形成されたウエハの断面図、図２３
はｐ+ 型ベースコンタクト層形成のためにボロンイオン
注入をしたウエハの断面図、図２４は熱拡散によりｐ+
型ベースコンタクト層を形成したウエハの断面図、そし
て、図１（ｂ）が層間絶縁膜，ソース電極およびドレイ
ン電極を形成したウエハの完成断面図である。
説明する。図１（ａ）は本発明の第１実施例による四角
形ユニットセルからなる縦型パワーＭＯＳＦＥＴの平面
図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ断面
図である。図２〜図２４は同じく縦型パワーＭＯＳＦＥ
Ｔの製造における各段階での説明図である。また、図４
はｐ型ベース層の中央部形成のためにボロンイオン注入
をしたウエハの断面図、図５はＬＯＣＯＳ酸化のために
窒化シリコン膜をユニットセル寸法ａの間隔でパターニ
ングしたウエハの断面図、図９はＬＯＣＯＳ酸化膜が形
成されたウエハの断面図、図１０はＬＯＣＯＳ酸化膜を
マスクとしてｐ型ベース層形成のためにボロンイオン注
入をしたウエハの断面図、図１１は熱拡散によりｐ型ベ
ース層を形成したウエハの断面図、図１２はＬＯＣＯＳ
酸化膜をマスクとしてｎ+ 型ソース層形成のためにリン
イオン注入をしたウエハの断面図、図１３は熱拡散によ
りｎ+ 型ソース層を形成したウエハの断面図、図２０は
ＬＯＣＯＳ酸化膜を除去した後に熱酸化によりゲート酸
化膜を形成したウエハの断面図、図２１はゲート酸化膜
の上にゲート電極が形成されたウエハの断面図、図２３
はｐ+ 型ベースコンタクト層形成のためにボロンイオン
注入をしたウエハの断面図、図２４は熱拡散によりｐ+
型ベースコンタクト層を形成したウエハの断面図、そし
て、図１（ｂ）が層間絶縁膜，ソース電極およびドレイ
ン電極を形成したウエハの完成断面図である。
【００２９】この実施例の縦型パワーＭＯＳＦＥＴは、
その要部，すなわちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１において、ウエハ２１は不
純物濃度が１０20ｃｍ-3程度で厚さ１００〜３００μｍ
のｎ+ 型シリコンからなる半導体基板１上に不純物密度
が１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキ
シャル層２が構成されたものであり、このウエハ２１の
主表面にユニットセル１５が構成される。ウエハ２１の
主表面に１２μｍ程度のユニットセル寸法ａでＵ溝５０
を形成するために、厚さ３μｍ程度のＬＯＣＯＳ酸化膜
を形成し、この酸化膜をマスクとして自己整合的な二重
拡散により接合深さが３μｍ程度のｐ型ベース層１６
と、接合深さが１μｍ程度のｎ+ 型ソース層４とが形成
されており、それによりＵ溝５０の側壁部５１にチャネ
ル５が設定される。なお、ｐ型ベース層１６の接合深さ
はＵ溝５０底辺のエッジ部１２でブレークダウンによる
破壊が生じない深さに設定されている。また、ｐ型ベー
ス層１６の中央部の接合深さが周囲よりも深くなるよう
に、あらかじめｐ型ベース層１６の中央部にボロンが拡
散されており、ドレイン・ソース間に高電圧が印加され
たときに、ｐ型ベース層１６の底面の中央部でブレーク
ダウンが起こるように設定されている。また、二重拡散
後にこの拡散マスク及びＵ溝５０形成用として使用した
ＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０の内壁には厚
さが６０ｎｍ程度のゲート酸化膜８が形成され、さら
に、その上に厚さが４００ｎｍ程度のポリシリコンから
なるゲート電極９、厚さが１μｍ程度のＢＰＳＧからな
る層間絶縁膜１８が形成されている。さらに、ｐ型ベー
ス層１６の中央部表面に接合深さが０．５μｍ程度のｐ
+ 型ベースコンタクト層１７が形成され、層間絶縁膜１
８の上に形成されたソース電極１９とｎ+ 型ソース層４
およびｐ+ 型ベースコンタクト層１７がコンタクト穴を
介してオーミック接触している。また、半導体基板１の
裏面にオーミック接触するようにドレイン電極２０が形
成されている。
その要部，すなわちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１において、ウエハ２１は不
純物濃度が１０20ｃｍ-3程度で厚さ１００〜３００μｍ
のｎ+ 型シリコンからなる半導体基板１上に不純物密度
が１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキ
シャル層２が構成されたものであり、このウエハ２１の
主表面にユニットセル１５が構成される。ウエハ２１の
主表面に１２μｍ程度のユニットセル寸法ａでＵ溝５０
を形成するために、厚さ３μｍ程度のＬＯＣＯＳ酸化膜
を形成し、この酸化膜をマスクとして自己整合的な二重
拡散により接合深さが３μｍ程度のｐ型ベース層１６
と、接合深さが１μｍ程度のｎ+ 型ソース層４とが形成
されており、それによりＵ溝５０の側壁部５１にチャネ
ル５が設定される。なお、ｐ型ベース層１６の接合深さ
はＵ溝５０底辺のエッジ部１２でブレークダウンによる
破壊が生じない深さに設定されている。また、ｐ型ベー
ス層１６の中央部の接合深さが周囲よりも深くなるよう
に、あらかじめｐ型ベース層１６の中央部にボロンが拡
散されており、ドレイン・ソース間に高電圧が印加され
たときに、ｐ型ベース層１６の底面の中央部でブレーク
ダウンが起こるように設定されている。また、二重拡散
後にこの拡散マスク及びＵ溝５０形成用として使用した
ＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０の内壁には厚
さが６０ｎｍ程度のゲート酸化膜８が形成され、さら
に、その上に厚さが４００ｎｍ程度のポリシリコンから
なるゲート電極９、厚さが１μｍ程度のＢＰＳＧからな
る層間絶縁膜１８が形成されている。さらに、ｐ型ベー
ス層１６の中央部表面に接合深さが０．５μｍ程度のｐ
+ 型ベースコンタクト層１７が形成され、層間絶縁膜１
８の上に形成されたソース電極１９とｎ+ 型ソース層４
およびｐ+ 型ベースコンタクト層１７がコンタクト穴を
介してオーミック接触している。また、半導体基板１の
裏面にオーミック接触するようにドレイン電極２０が形
成されている。
【００３０】次に本実施例の製造方法を述べる。まず、
図２，図３に示されるように、ｎ+ 型シリコンからなる
面方位が（１００）である半導体基板１の主表面にｎ-
型のエピタキシャル層２を成長させたウエハ２１を用意
する。この半導体基板１はその不純物濃度が１０20ｃｍ
-3程度になっている。また、エピタキシャル層２はその
厚さが７μｍ程度で、その不純物濃度は１０16ｃｍ-3程
度となっている。次に、図４に示される様に、このウエ
ハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフィー
ルド酸化膜６０を形成し、その後レジスト膜６１を堆積
して公知のフォトリソ工程にてセル形成予定位置の中央
部に開口するパターンにレジスト膜６１をパターニング
する。そして、このレジスト膜６１をマスクとしてボロ
ン（Ｂ+ ）をイオン注入する。
図２，図３に示されるように、ｎ+ 型シリコンからなる
面方位が（１００）である半導体基板１の主表面にｎ-
型のエピタキシャル層２を成長させたウエハ２１を用意
する。この半導体基板１はその不純物濃度が１０20ｃｍ
-3程度になっている。また、エピタキシャル層２はその
厚さが７μｍ程度で、その不純物濃度は１０16ｃｍ-3程
度となっている。次に、図４に示される様に、このウエ
ハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフィー
ルド酸化膜６０を形成し、その後レジスト膜６１を堆積
して公知のフォトリソ工程にてセル形成予定位置の中央
部に開口するパターンにレジスト膜６１をパターニング
する。そして、このレジスト膜６１をマスクとしてボロ
ン（Ｂ+ ）をイオン注入する。
【００３１】レジスト剥離後、熱拡散により図５に示す
ように接合深さが３μｍ程度のｐ型拡散層６２を形成す
る。このｐ型拡散層６２は最終的には後述するｐ型ベー
ス層１６の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、ｐ型拡散層６２の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。
ように接合深さが３μｍ程度のｐ型拡散層６２を形成す
る。このｐ型拡散層６２は最終的には後述するｐ型ベー
ス層１６の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、ｐ型拡散層６２の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。
【００３２】次に、図５に示すように、ウエハ２１の主
表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この
窒化シリコン膜６３を図６に示すように＜０１１＞方向
に垂直及び平行になるようにパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のｐ型拡散層６２がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この
窒化シリコン膜６３を図６に示すように＜０１１＞方向
に垂直及び平行になるようにパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のｐ型拡散層６２がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
【００３３】次に、窒化シリコン膜６３をマスクとして
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
- 型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する。この時、図８（ａ）に示
すように、半導体基板表面と溝の側面で形成される屈曲
７０９が形成される。
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
- 型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する。この時、図８（ａ）に示
すように、半導体基板表面と溝の側面で形成される屈曲
７０９が形成される。
【００３４】次に、図８（ｂ），図９に示すように、窒
化シリコン膜６３をマスクとして溝６４の部分を熱酸化
する。これはＬＯＣＯＳ(Local Oxidation of Silicon)
法として良く知られた酸化方法であり、この酸化により
ＬＯＣＯＳ酸化膜６５が形成され、同時にＬＯＣＯＳ酸
化膜６５によって喰われたｎ- 型エピタキシャル層２の
表面にＵ溝５０が形成され、かつ溝５０の形状が確定す
る。この時、ケミカルドライエッチング工程で形成され
た屈曲部７０９は、溝の側面に屈曲７１０として残る。
化シリコン膜６３をマスクとして溝６４の部分を熱酸化
する。これはＬＯＣＯＳ(Local Oxidation of Silicon)
法として良く知られた酸化方法であり、この酸化により
ＬＯＣＯＳ酸化膜６５が形成され、同時にＬＯＣＯＳ酸
化膜６５によって喰われたｎ- 型エピタキシャル層２の
表面にＵ溝５０が形成され、かつ溝５０の形状が確定す
る。この時、ケミカルドライエッチング工程で形成され
た屈曲部７０９は、溝の側面に屈曲７１０として残る。
【００３５】この時、溝の側面のチャネル形成部の面方
位が（１１１）に近い面となるようにケミカルドライエ
ッチングの条件とＬＯＣＯＳ酸化の条件を選ぶ。このよ
うにしてＬＯＣＯＳ酸化により形成されたＵ溝５０の内
壁表面は平坦で欠陥が少なく、その表面は図２に示され
るウエハ２１の初期の主表面と同程度に表面状態が良
い。
位が（１１１）に近い面となるようにケミカルドライエ
ッチングの条件とＬＯＣＯＳ酸化の条件を選ぶ。このよ
うにしてＬＯＣＯＳ酸化により形成されたＵ溝５０の内
壁表面は平坦で欠陥が少なく、その表面は図２に示され
るウエハ２１の初期の主表面と同程度に表面状態が良
い。
【００３６】次に、図１０に示すように、ＬＯＣＯＳ酸
化膜６５をマスクとして、薄いフィールド酸化膜６０を
透過させてｐ型ベース層１６を形成するためのボロンを
イオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフ
ィールド酸化膜６０の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。次に、図１
１に示すように、接合深さ３μｍ程度まで熱拡散する。
この熱拡散により、図５に示す工程において前もって形
成したｐ型拡散層６２と、図１０に示す工程において注
入されたボロンの拡散層が一体になり、一つのｐ型ベー
ス層１６を形成する。また、ｐ型ベース層１６の領域の
両端面はＵ溝５０の側壁の位置で自己整合的に規定され
る。
化膜６５をマスクとして、薄いフィールド酸化膜６０を
透過させてｐ型ベース層１６を形成するためのボロンを
イオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフ
ィールド酸化膜６０の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。次に、図１
１に示すように、接合深さ３μｍ程度まで熱拡散する。
この熱拡散により、図５に示す工程において前もって形
成したｐ型拡散層６２と、図１０に示す工程において注
入されたボロンの拡散層が一体になり、一つのｐ型ベー
ス層１６を形成する。また、ｐ型ベース層１６の領域の
両端面はＵ溝５０の側壁の位置で自己整合的に規定され
る。
【００３７】次に、図１２に示すように、格子状のパタ
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリンをイオン注入する。この場合も図９に示す
工程においてボロンをイオン注入した場合と同様に、Ｌ
ＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分
が自己整合位置になり、イオン注入される領域が正確に
規定される。
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリンをイオン注入する。この場合も図９に示す
工程においてボロンをイオン注入した場合と同様に、Ｌ
ＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分
が自己整合位置になり、イオン注入される領域が正確に
規定される。
【００３８】次に、図１３に示すように、接合深さ０．
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散により得られる接
合深さは、図１４に示すように、前記エッチング時に形
成され、前記選択酸化後まで溝側面に残った屈曲部７１
０よりも深く設定する。この熱拡散において、ｎ+ 型ソ
ース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０の
側壁の位置で自己整合的に規定される。
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散により得られる接
合深さは、図１４に示すように、前記エッチング時に形
成され、前記選択酸化後まで溝側面に残った屈曲部７１
０よりも深く設定する。この熱拡散において、ｎ+ 型ソ
ース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０の
側壁の位置で自己整合的に規定される。
【００３９】以上、図１０〜図１３の工程によりｐ型ベ
ース層１６の接合深さとその形状が確定する。このｐ型
ベース層１６の形状において重要なことは、ｐ型ベース
層１６の側面の位置がＵ溝５０の側面により規定され、
自己整合されて熱拡散するため、Ｕ溝５０に対してｐ型
ベース層１６の形状は完全に左右対称になる。次に、図
１５に示すように、ＬＯＣＯＳ酸化膜６５を弗酸を含む
水溶液７００中で、フッ化アンモニウムによりＰＨが５
程度に調整された状態で、シリコンの表面を水素で終端
させながら酸化膜を除去してＵ溝５０の内壁５１を露出
させる。この除去工程は選択酸化膜の形成されている面
に光が当たらないように遮光布で遮光して行う。
ース層１６の接合深さとその形状が確定する。このｐ型
ベース層１６の形状において重要なことは、ｐ型ベース
層１６の側面の位置がＵ溝５０の側面により規定され、
自己整合されて熱拡散するため、Ｕ溝５０に対してｐ型
ベース層１６の形状は完全に左右対称になる。次に、図
１５に示すように、ＬＯＣＯＳ酸化膜６５を弗酸を含む
水溶液７００中で、フッ化アンモニウムによりＰＨが５
程度に調整された状態で、シリコンの表面を水素で終端
させながら酸化膜を除去してＵ溝５０の内壁５１を露出
させる。この除去工程は選択酸化膜の形成されている面
に光が当たらないように遮光布で遮光して行う。
【００４０】この後、水溶液中から取りだし、清浄な空
気中で乾燥させる。次に、図１７に示すように、チャネ
ルが形成される予定のｐ型ベース層１６のＵ溝の側面５
に（１１１）面が形成されるまで酸化膜を形成する。こ
の熱酸化工程により、チャネルが形成される予定面の原
子オーダーでの平坦度が高くなる。この熱酸化工程は、
図１６に示すように、酸素雰囲気に保たれ、約１０００
℃に保持されている酸化炉６０１にウエハ２１を徐々に
挿入することにより行う。このようにすると、酸化の初
期は比較的低い温度で行われるため、ｐ型ベース領域１
６、ｎ+ 型ソース領域４の不純物が、酸化工程中にウエ
ハ外部に飛散することを抑えられる。次に、図１８に示
すように、この酸化膜６００を除去する。この酸化膜６
００の除去も選択酸化膜の除去と同様に弗酸を含む水溶
液中で、フッ化アンモニウムによりＰＨが５程度に調整
された状態で、露出されたシリコンの表面を水素で終端
させながら行う。このような方法で形成されたＵ溝５０
の内壁５１は、平坦度が高く、また欠陥も少ない良好な
シリコン表面である。
気中で乾燥させる。次に、図１７に示すように、チャネ
ルが形成される予定のｐ型ベース層１６のＵ溝の側面５
に（１１１）面が形成されるまで酸化膜を形成する。こ
の熱酸化工程により、チャネルが形成される予定面の原
子オーダーでの平坦度が高くなる。この熱酸化工程は、
図１６に示すように、酸素雰囲気に保たれ、約１０００
℃に保持されている酸化炉６０１にウエハ２１を徐々に
挿入することにより行う。このようにすると、酸化の初
期は比較的低い温度で行われるため、ｐ型ベース領域１
６、ｎ+ 型ソース領域４の不純物が、酸化工程中にウエ
ハ外部に飛散することを抑えられる。次に、図１８に示
すように、この酸化膜６００を除去する。この酸化膜６
００の除去も選択酸化膜の除去と同様に弗酸を含む水溶
液中で、フッ化アンモニウムによりＰＨが５程度に調整
された状態で、露出されたシリコンの表面を水素で終端
させながら行う。このような方法で形成されたＵ溝５０
の内壁５１は、平坦度が高く、また欠陥も少ない良好な
シリコン表面である。
【００４１】つづいて図２０に示すように、Ｕ溝５０の
側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート
酸化膜８を形成する。この酸化工程は前述したのと同様
に、酸素雰囲気６０２に保たれ（図１９参照）、約１０
００℃に保持されている酸化炉６０１にウエハ２１を徐
々に挿入する。このようにすると、酸化の初期は比較的
低い温度で行われるため、ｐ型ベース領域１６、ｎ+ 型
ソース領域４の不純物が、酸化工程中にウエハ外部に飛
散することを抑えられる。ゲート酸化膜８の膜質や、厚
さの均一性、チャネル５の界面の界面準位密度，キャリ
ア移動度は従来のＤＭＯＳと同程度に良好である。
側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート
酸化膜８を形成する。この酸化工程は前述したのと同様
に、酸素雰囲気６０２に保たれ（図１９参照）、約１０
００℃に保持されている酸化炉６０１にウエハ２１を徐
々に挿入する。このようにすると、酸化の初期は比較的
低い温度で行われるため、ｐ型ベース領域１６、ｎ+ 型
ソース領域４の不純物が、酸化工程中にウエハ外部に飛
散することを抑えられる。ゲート酸化膜８の膜質や、厚
さの均一性、チャネル５の界面の界面準位密度，キャリ
ア移動度は従来のＤＭＯＳと同程度に良好である。
【００４２】次に、図２１に示すように、ウエハ２１の
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離ｃだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する。この時図２
２に示すようにゲート酸化膜が、ゲート端部で厚くなる
部分の長さをｘとすると、β＞ｘとなるようにβを設定
する。
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離ｃだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する。この時図２
２に示すようにゲート酸化膜が、ゲート端部で厚くなる
部分の長さをｘとすると、β＞ｘとなるようにβを設定
する。
【００４３】以上、図１０〜図２２に示す工程は本実施
例において最も重要な製造工程の部分であり、ＬＯＣＯ
Ｓ酸化膜６５を自己整合的な二重拡散のマスクとして使
用し、ｐ型ベース層１６，ｎ+ 型ソース層４及びチャネ
ル５を形成し、次にＬＯＣＯＳ酸化膜６５を除去した
後、ゲート酸化膜８，ゲート電極９を形成する。次に、
図２３に示すように、パターニングされたレジスト膜６
８をマスクとして酸化膜６７を透過してｐ+ 型ベースコ
ンタクト層１７を形成するためのボロンをイオン注入す
る。
例において最も重要な製造工程の部分であり、ＬＯＣＯ
Ｓ酸化膜６５を自己整合的な二重拡散のマスクとして使
用し、ｐ型ベース層１６，ｎ+ 型ソース層４及びチャネ
ル５を形成し、次にＬＯＣＯＳ酸化膜６５を除去した
後、ゲート酸化膜８，ゲート電極９を形成する。次に、
図２３に示すように、パターニングされたレジスト膜６
８をマスクとして酸化膜６７を透過してｐ+ 型ベースコ
ンタクト層１７を形成するためのボロンをイオン注入す
る。
【００４４】次に、図２４に示すように、接合深さ０．
５μｍ程度熱拡散し、ｐ+ 型ベースコンタクト層１７を
形成する。そして、図１（ｂ）に示すように、ウエハ２
１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
前記コンタクト穴を介してｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
+ 型半導体基板１にオーミック接触をとる。
５μｍ程度熱拡散し、ｐ+ 型ベースコンタクト層１７を
形成する。そして、図１（ｂ）に示すように、ウエハ２
１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
前記コンタクト穴を介してｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
+ 型半導体基板１にオーミック接触をとる。
【００４５】本発明の実施例によれば、チャネル領域
を、前記エッチング時に形成され、前記選択酸化後まで
溝側面に残った屈曲部よりも深い領域に形成する。これ
により、非常に薄い反転層中を電子が流れているチャネ
ル領域がフラットになり、電子の流れが屈曲の影響で乱
されることを防ぐことができることにより低オン電圧が
得られる。
を、前記エッチング時に形成され、前記選択酸化後まで
溝側面に残った屈曲部よりも深い領域に形成する。これ
により、非常に薄い反転層中を電子が流れているチャネ
ル領域がフラットになり、電子の流れが屈曲の影響で乱
されることを防ぐことができることにより低オン電圧が
得られる。
【００４６】上記実施例では、本発明を格子状のパター
ンを用いて説明したが、本発明は格子状パターンに限定
されるものではなく、例えばストライプ状のパターンに
も適用でき、同様の効果を得ることができる。さらに本
発明は、実施例で示した縦型のＭＯＳＦＥＴに限定され
るものではなく、例えばこのようなＭＯＳＦＥＴを組み
込んだパワーＭＯＳＩＣや、絶縁ゲート型バイポーラト
ランジスタ（ＩＧＢＴ）のゲート構造等にも適用するこ
とができる。また、実施例中ではｎチャネル型について
のみ説明したが、ｎ型とｐ型の半導体の型を入れ換えた
ｐチャネル型についても同様の効果が得られることは言
うまでもない。
ンを用いて説明したが、本発明は格子状パターンに限定
されるものではなく、例えばストライプ状のパターンに
も適用でき、同様の効果を得ることができる。さらに本
発明は、実施例で示した縦型のＭＯＳＦＥＴに限定され
るものではなく、例えばこのようなＭＯＳＦＥＴを組み
込んだパワーＭＯＳＩＣや、絶縁ゲート型バイポーラト
ランジスタ（ＩＧＢＴ）のゲート構造等にも適用するこ
とができる。また、実施例中ではｎチャネル型について
のみ説明したが、ｎ型とｐ型の半導体の型を入れ換えた
ｐチャネル型についても同様の効果が得られることは言
うまでもない。
【図１】図（ａ）は本発明第１実施例による縦型パワー
ＭＯＳＦＥＴの一部を示す平面図であり、図（ｂ）は図
（ａ）のＡ−Ａ断面図である。
ＭＯＳＦＥＴの一部を示す平面図であり、図（ｂ）は図
（ａ）のＡ−Ａ断面図である。
【図２】本発明第１実施例による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する図である。
Ｔの製造工程の説明に供する図である。
【図３】本発明第１実施例による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する断面図である。
Ｔの製造工程の説明に供する断面図である。
【図４】本発明第１実施例による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する要部断面図である。
Ｔの製造工程の説明に供する要部断面図である。
【図５】本発明第１実施例による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する要部断面図である。
Ｔの製造工程の説明に供する要部断面図である。
【図６】本発明第１実施例による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する要部平面図である。
Ｔの製造工程の説明に供する要部平面図である。
【図７】本発明第１実施例による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する図である。
Ｔの製造工程の説明に供する図である。
【図８】本発明第１実施例による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する図である。
Ｔの製造工程の説明に供する図である。
【図９】本発明第１実施例による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する要部断面図である。
Ｔの製造工程の説明に供する要部断面図である。
【図１０】本発明第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図１１】本発明第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図１２】本発明第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図１３】本発明第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図１４】本発明第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する図である。
ＥＴの製造工程の説明に供する図である。
【図１５】本発明第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する図である。
ＥＴの製造工程の説明に供する図である。
【図１６】本発明第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する図である。
ＥＴの製造工程の説明に供する図である。
【図１７】本発明第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図１８】本発明第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する図である。
ＥＴの製造工程の説明に供する図である。
【図１９】本発明第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する図である。
ＥＴの製造工程の説明に供する図である。
【図２０】本発明第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図２１】本発明第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図２２】本発明第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図２３】本発明第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図２４】本発明第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図２５】図（ａ）は従来の縦型パワーＭＯＳＦＥＴの
一部を示す平面図であり、図（ｂ）は図（ａ）のＡ−Ａ
断面図である。
一部を示す平面図であり、図（ｂ）は図（ａ）のＡ−Ａ
断面図である。
【図２６】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図２７】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図２８】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図２９】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３０】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３１】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３２】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３３】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３４】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３５】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３６】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３７】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
１ ｎ+ 型半導体基板
２ ｎ- 型エピタキシャル層
４ ｎ+ 型ソース層
５ チャネル
６ ｎ- 型ドレイン層
７ ＪＦＥＴ部
８ ゲート酸化膜
９ ゲート電極
１６ ｐ型ベース層
１９ ソース電極
２０ ドレイン電極
５０ Ｕ溝
５１ Ｕ溝の内壁
６５ ＬＯＣＯＳ酸化膜
６０１ 酸化炉
６０３ ウエハボート
７００ 水溶液
７０２ 放電室
７０３ 反応室
７０４ 遮光布
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−82161（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (14)
- 【請求項１】 第１導電型の半導体基板の主表面上に、
所定領域に開口部を有するマスクを形成するマスク形成
工程と、 前記マスクの開口部を通して前記半導体基板をエッチン
グし、前記半導体基板に、前記開口部よりも広い入口部
分を有する第１の溝を形成するエッチング工程と、 前記第１の溝を含む領域を選択酸化することにより、前
記第１の溝の表面、および前記マスクと前記半導体基板
との間に所定厚さの選択酸化膜を形成し、かかる選択酸
化膜形成時に、前記半導体基板における前記選択酸化膜
との境界面に屈曲部が形成される選択酸化工程と、 前記選択酸化膜の側面に接する前記半導体基板表面を含
むように前記主表面側から第２導電型の不純物を拡散さ
せてベース層を形成し、また前記第１の溝における前記
ベース層内の前記屈曲部より深い領域にチャネル領域を
形成するように、前記ベース層内における前記主表面か
ら前記屈曲部よりも深い領域まで第１導電型の不純物を
拡散させて第１導電型のソース層を形成する不純物導入
工程と、 前記選択酸化膜を除去して、前記第１の溝よりも深い所
定深さを有する第２の溝を形成する選択酸化膜除去工程
と、 前記第２の溝表面にゲート酸化膜を介してゲート電極を
形成し、前記ソース層及び前記ベース層に電気的に接触
するソース電極を形成し、前記半導体基板の他主面側に
電気的に接触するドレイン電極とを形成する電極形成工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記エッチング工程は、前記マスクの開
口部を通して前記半導体基板をエッチングし、前記半導
体基板に前記開口部よりも広い入口部分、底面、及び前
記入口部分と前記底面部分とをつなぐ側面を有する第１
の溝を形成する工程からなり、 前記選択酸化工程は、前記第１の溝を含む領域を選択酸
化することにより、前記第１の溝の前記入口部分、前記
底面、前記側面、および前記マスクと前記半導体基板と
の間に所定厚さの選択酸化膜を形成し、かかる選択酸化
膜形成時に、前記半導体基板における前記選択酸化膜と
の境界面に屈曲部が形成される工程であり、 前記不純物導入工程は、前記選択酸化膜の側面に接する
前記半導体基板表面を含むように前記主表面側から第２
導電型の不純物を拡散させてベース層を形成し、また前
記ベース層内の前記入口部分よりも前記第１の溝の側面
にチャネル領域を形成するように、前記ベース層内に第
１導電型の不純物を拡散させて第１導電型のソース層を
形成する工程であることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】 前記選択酸化工程は、前記エッチング工
程により生じた前記第１の溝を含む領域を選択酸化する
ことにより、前記第１の溝表面に所定厚さの第１の選択
酸化膜を形成し、また前記半導体基板における前記入口
部分に相当する部分に屈曲部を形成し、さらに前記マス
クと前記半導体基板との間に前記屈曲部から遠ざかる程
薄くなる第２の選択酸化膜を形成する工程からなること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記電極形成工程は、 前記溝の内壁を酸化してゲート酸化膜を形成し、このゲ
ート酸化膜上にゲート電極を形成するゲート形成工程
と、 前記ソース層および前記ベース層にともに電気的に接触
するソース電極を形成し、前記半導体基板の他主面側に
電気的に接触するドレイン電極とを形成するソース・ド
レイン電極形成工程とからなることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項５】 前記不純物導入工程は、前記選択酸化膜
と自己整合的に前記主表面側から前記第２導電型の不純
物を拡散させて前記第１の溝表面に前記ベース層を形成
し、また前記選択酸化膜と自己整合的に前記主表面側か
ら前記ベース層内に前記第１導電型の不純物を拡散させ
ることで前記ソース層を形成することを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項６】 第１導電型の半導体基板と、 前記半導体基板の主表面側にエッチングにより初期溝を
形成しその初期溝を含む領域を選択酸化してその形状が
確定されて形成され、所定の入口幅を有する入口、前記
主表面と略平行な面を有する底面、及び前記入口と前記
底面とを連続的に結ぶとともに屈曲した屈曲部を有する
側面、からなる溝部と、 前記溝部における前記側面を含み、前記主表面側から所
定深さまで形成された第２導電型のベース層と、 前記ベース層内における前記主表面側から前記屈曲部を
含む深さまで形成され、前記溝部の前記側面の前記屈曲
部よりも深い位置にチャネル領域を形成させるソース層
と、 前記溝部の前記側面及び前記底面を含む領域に、ゲート
絶縁膜を介して形成されたゲート電極とを備えることを
特徴とする半導体装置。 - 【請求項７】 前記溝部は、前記主表面から前記入口幅
の１／２以下の深さを有することを特徴とする請求項６
記載の半導体装置。 - 【請求項８】 前記半導体基板の面方位は、｛１００｝
面であることを特徴とする請求項６又は請求項７記載の
半導体装置。 - 【請求項９】 前記半導体基板、前記ベース層及び前記
ソース層はそれぞれシリコンからなり、更に前記溝部の
前記側面における前記チャネル領域の面方位は、｛１１
１｝面もしくは｛１１１｝面に近い面であることを特徴
とする請求項６乃至請求項８の何れかに記載の半導体装
置。 - 【請求項１０】 前記半導体基板、前記ベース層及び前
記ソース層はそれぞれシリコンからなり、更に前記溝部
の前記側面における前記チャネル領域の面方位は、｛１
１０｝面、｛１１０｝面に近い面、｛１００｝面、｛１
００｝面に近い面の何れか一つの面であることを特徴と
する請求項６乃至請求項７の何れかに記載の半導体装
置。 - 【請求項１１】 前記溝部は、前記半導体基板をケミカ
ルドライエッチングして前記初期溝を形成し、その後、
前記初期溝を含む領域を前記選択酸化することにより前
記初期溝の表面に所定厚さの酸化膜を形成し、前記酸化
膜をエッチング除去することで形成されたものであるこ
とを特徴とする請求項６記載の半導体装置。 - 【請求項１２】 前記溝部はバスタブ形状であることを
特徴とする請求項６記載の半導体装置。 - 【請求項１３】 第１導電型の半導体基板と、 前記半導体基板の主表面側に形成され、所定の入口幅を
有する入口、前記主表面と略平行な面を有する底面、及
び前記入口と前記底面とを連続的に結ぶとともに屈曲し
た屈曲部を有する側面、からなる溝部と、 前記溝部における前記側面を含み、前記主表面側から所
定深さまで形成された第２導電型のベース層と、 前記ベース層内における前記主表面側から前記屈曲部を
含む深さまで形成され、前記溝部の前記側面の前記屈曲
部よりも深い位置にチャネル領域を形成させるソース層
と、 前記溝部の前記側面及び前記底面を含む領域に、ゲート
絶縁膜を介して形成されたゲート電極とを備え、 前記半導体基板、前記ベース層及び前記ソース層はそれ
ぞれシリコンからなり、更に前記溝部の前記側面におけ
る前記チャネル領域の面方位は、｛１１１｝面もしくは
｛１１１｝面に近い面であることを特徴とする半導体装
置。 - 【請求項１４】 第１導電型の半導体基板と、 前記半導体基板の主表面側に形成され、所定の入口幅を
有する入口、前記主表面と略平行な面を有する底面、及
び前記入口と前記底面とを連続的に結ぶとともに屈曲し
た屈曲部を有する側面、からなる溝部と、 前記溝部における前記側面を含み、前記主表面側から所
定深さまで形成された第２導電型のベース層と、 前記ベース層内における前記主表面側から前記屈曲部を
含む深さまで形成され、前記溝 部の前記側面の前記屈曲
部よりも深い位置にチャネル領域を形成させるソース層
と、 前記溝部の前記側面及び前記底面を含む領域に、ゲート
絶縁膜を介して形成されたゲート電極とを備え、 前記半導体基板、前記ベース層及び前記ソース層はそれ
ぞれシリコンからなり、更に前記溝部の前記側面におけ
る前記チャネル領域の面方位は、｛１１０｝面、｛１１
０｝面に近い面、｛１００｝面、｛１００｝面に近い面
の何れか一つの面であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06797295A JP3498415B2 (ja) | 1994-03-31 | 1995-03-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-62447 | 1994-03-31 | ||
| JP6244794 | 1994-03-31 | ||
| JP06797295A JP3498415B2 (ja) | 1994-03-31 | 1995-03-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321319A JPH07321319A (ja) | 1995-12-08 |
| JP3498415B2 true JP3498415B2 (ja) | 2004-02-16 |
Family
ID=26403487
Family Applications (1)
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|---|---|---|---|
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