JP3879129B2 - 半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電力用半導体素子として用いられる半導体装置、すなわち縦型ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)およびＩＧＢＴ（Insulated Gate Bipolar Transistor ）の製造方法に関し、その単体または電力用半導体素子を組み込んだＭＯＳＩＣ等に採用して好適である。
【０００２】
【従来の技術】
縦型パワーＭＯＳＦＥＴは、周波数特性が優れ、スイッチング速度が速く、かつ低電力で駆動できる等多くの特長を有することから、近年多くの産業分野で使用されている。
縦型パワーＭＯＳＦＥＴのうち、素子表面に溝を形成し、その溝の側面にチャネル部を形成させ、オン抵抗の成分を成すＪＦＥＴ抵抗を大幅に減少させる構造が知られている。このように、溝の側面にチャネル部を形成する構造の従来の製造方法として例えば特開昭61-199666 号公報に開示されたようにＲＩＥで溝を形成し、その溝の側面にチャネル部を形成するものがある。ここで、ＲＩＥはプロセスの制御性の優れた物理的なエッチングである。すなわちＲＩＥは、ガス雰囲気中に置かれた半導体装置の上下に電極を配置して前記電極間に高周波電力を印加すると、ガスが電子とイオンとに電離する。この電極間で電子とイオンの移動度の大きな違いによって半導体装置上部に陰極降下が生じる。そしてこの陰極降下によって電界を生じさせ、この電界によって前記イオン半導体装置方向に加速させ、被エッチング面に物理的に衝突させてそのエネルギーで半導体装置をエッチングするものである。そして、ＲＩＥは電離したガスを加速させるため、前記半導体装置上に絶対値にして１０Ｖ〜５００Ｖ程度の陰極降下が発生するように前記電極間に高周波電力が印加される。ＲＩＥにおいては電離したガスをある一定方向に加速させるため、非常に優れた異方性を有しサイドエッチが起こりにくいという特徴がある。しかしながら、ＲＩＥにおいては、物理的に電離されたガスを半導体装置に衝突させるため、エッチングされた面に格子欠陥が必然的に発生し、表面再結合が起こることで移動度が下がり結果としてオン抵抗が増加してしまうという問題がある。
【０００３】
ここで格子欠陥が発生しにくい製造方法として、例えば国際公開WO93/03502号や特開昭62-12167号に開示されたようにウエットエッチングを用いた製造方法がある。図２３はWO93/03502号に開示されたＭＯＳＦＥＴの断面図であり、図２４〜図３５は同公報におけるＭＯＳＦＥＴの製造工程を示す断面図である。
以下にその製造工程を簡単に説明する。
【０００４】
まず、図２４に示されるように、ｎ⁺ 型シリコンからなる半導体基板１の主表面にｎ^- 型のエピタキシャル層２を成長させたウエハ２１を用意する。この半導体基板１はその不純物濃度が１０²⁰ｃｍ^-3程度になっている。また、エピタキシャル層２はその厚さが７μｍ程度で、その不純物濃度は１０¹⁶ｃｍ^-3程度となっている。このウエハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフィールド酸化膜６０を形成し、その後レジスト膜６１を堆積して公知のフォトリソ工程にてセル形成予定位置の中央部に開口するパターンにレジスト膜６１をパターニングする。そして、このレジスト膜６１をマスクとしてボロン（Ｂ⁺ ）をイオン注入する。
【０００５】
レジスト剥離後、熱拡散により図２５に示すように接合深さが３μｍ程度のｐ型拡散層６２を形成する。このｐ型拡散層６２は最終的には後述するｐ型ベース層１６の一部となり、ドレイン・ソース間に高電圧が印加されたとき、ｐ型拡散層６２の底辺部分で安定にブレークダウンを起こさせることにより、耐サージ性を向上させる目的を果たす。
【０００６】
次に、図２５に示すように、ウエハ２１の主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この窒化シリコン膜６３をパターニングして、ピッチ幅（ユニットセル１５の寸法）ａで開口する格子状の開口パターンを形成する。なお、この開口パターンは上述のｐ型拡散層６２がそのピッチ間隔の中央部に位置するようにマスク合わせしている。
【０００７】
次に、図２６に示すように、窒化シリコン膜６３をマスクとしてフィールド酸化膜６０をエッチングし、ひきつづきｎ^- 型エピタキシャル層２を深さ１．５μｍ程度ウエットエッチングして溝６４を形成する。
次に、図２７に示すように、窒化シリコン膜６３をマスクとして溝６４の部分を熱酸化する。これはＬＯＣＯＳ(Local Oxidation of Silicon)法として良く知られた酸化方法であり、この酸化により選択酸化膜すなわちＬＯＣＯＳ酸化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によって喰われたｎ^- 型エピタキシャル層２の表面にＵ溝５０が形成され、かつ溝５０の形状が確定する。
【０００８】
次に、図２８に示すように、ＬＯＣＯＳ酸化膜６５をマスクとして、薄いフィールド酸化膜６０を透過させてｐ型ベース層１６を形成するためのボロンをイオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
次に、図２９に示すように、接合深さ３μｍ程度まで熱拡散する。この熱拡散により、図２５に示す工程において前もって形成したｐ型拡散層６２と、図２８に示す工程において注入されたボロンの拡散層が一体になり、一つのｐ型ベース層１６を形成する。また、ｐ型ベース層１６の領域の両端面はＵ溝５０の側壁の位置で自己整合的に規定される。
【０００９】
次に、図３０に示すように、格子状のパターンでウエハ２１表面に形成されているＬＯＣＯＳ酸化膜６５により囲まれたｐ型ベース層１６表面中央部に残されたパターンでパターニングされたレジスト膜６６とＬＯＣＯＳ酸化膜６５をともにマスクとして、薄いフィールド酸化膜６０を透過させてｎ⁺ 型ソース層４を形成するためのリンをイオン注入する。この場合も図２８に示す工程においてボロンをイオン注入した場合と同様に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
【００１０】
次に、図３１に示すように、接合深さ０．５〜１μｍ熱拡散し、ｎ⁺ 型ソース層４を形成し、同時にチャネル５も設定する。この熱拡散において、ｎ⁺ 型ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０の側壁の位置で自己整合的に規定される。
以上、図２８〜図３１の工程によりｐ型ベース層１６の接合深さとその形状が確定する。
【００１１】
次に、図３２に示すように、ＬＯＣＯＳ酸化膜６５をウェットエッチングにより除去してＵ溝５０の内壁５１を露出させ、その後熱酸化により厚さ６０ｎｍ程度のゲート酸化膜８を形成する。
次に、図３３に示すように、ウエハ２１の主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積する。
【００１２】
次に、図３４に示すように、パターニングされたレジスト膜６８をマスクとして酸化膜６７を透過してｐ⁺ 型ベースコンタクト層１７を形成するためのボロンをイオン注入する。
次に、図３５に示すように、接合深さ０．５μｍ程度熱拡散し、ｐ⁺ 型ベースコンタクト層１７を形成する。
【００１３】
そして、図２３（ｂ）に示すように、ウエハ２１の主表面にＢＰＳＧ（Boron Phosphate Silicate Glass）からなる層間絶縁膜１８を形成し、その一部にコンタクト穴開けを行いｐ⁺ 型ベースコンタクト層１７とｎ⁺ 型ソース層４を露出させる。さらに、アルミニウム膜からなるソース電極１９を形成し、前記コンタクト穴を介してｐ⁺ 型ベースコンタクト層１７とｎ⁺ 型ソース層４とにオーミック接触させる。さらに、アルミニウム膜保護用としてプラズマＣＶＤ法等により窒化シリコン等よりなるパッシベーション膜（図示略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ⁺ 型半導体基板１にオーミック接触をとる。
【００１４】
【発明が解決しようとする課題】
しかしながら上記WO93/03502号公報や特開昭62-12167号公報に開示された製造方法は、等方性エッチングであるウエットエッチングを用いているため、所望の幅以上にエッチングする所謂サイドエッチが起こり、また液ムラによりウエハ面内で均一に安定した深さの溝を形成することができず、プロセスの制御性が悪いという問題がある。
【００１５】
また、ウエハ面内での溝の形状が不均一であるために、ＦＥＴの電気特性のばらつきが大きいという問題がある。この溝形状の不均一はＬＯＣＯＳ酸化を行う前に行うエッチング工程で、溝形状がウエハ面内でばらつくためと考えられる。チャネル溝を、ＬＯＣＯＳ酸化のみで形成することも考えられるが、ＬＯＣＯＳ酸化時間の増大によるチャネル部への欠陥の導入が増え、また溝の側面の角度が３０度程度になだらかになってしまい、セルの微細化ができなくなり、オン電圧の低下を望めなくなってしまう。また、ＬＯＣＯＳ酸化のみでチャネル溝を形成すると、Ｓｉが酸化すると体積が約２倍になるという性質上、チャネル部に歪みが生じる可能性もある。従って、このＬＯＣＯＳ酸化を行う前に行うエッチング工程、すなわち初期溝形成工程は是非とも必要な工程である。
【００１６】
さらに上記公報では、溝とｐ型ベース層の相対位置を制御するという考え方も無く、また正確な制御もできず、この位置のばらつきによりオン電圧が高くなったり耐圧が低下するという問題があった。
このような観点から、縦型ＭＯＳＦＥＴを、低オン電圧でかつウエハ面内での電気特性の均一性を維持したまま製造するためには、初期溝を形成後、チャネル部に欠陥や汚染物質を導入せずＬＯＣＯＳ酸化し、溝とｐ型ベース層の相対位置を正確に制御する必要がある。
【００１７】
しかしながら、上記公報においては、チャネルの欠陥を少なくすることと、チャネル溝の形状を正確に制御することを同時にできず、さらにｐ型層との相対位置を制御するという考えすら無いという問題があった。
本発明は、上記問題に鑑みたものであり、その目的はチャネル部を溝の側面にもつＭＯＳＦＥＴの製造方法において、チャネル部の欠陥を少なくし、溝とｐ型ベース層との相対位置を正確に制御し、また溝形状を正確に制御でき、オン電圧を低くしかも耐圧を高くすることのできる溝を形成する製造方法及びその半導体装置を得ることである。
【００１８】
【課題を解決するための手段】
上記のように構成された請求項１の発明によれば、選択酸化に先立ち低濃度の半導体層の表面の所定領域をケミカルドライエッチング法により除去する。ケミカルドライエッチング法はドライエッチング法の一種でありプロセスの制御性が高く、ウエハ面内で均一なエッチングがおこなえ、再現性も高い。またケミカルドライエッチング法はドライエッチングプロセスのなかでは比較的被エッチング面に与えるダメージが小さい。そして、このケミカルドライエッチングの後に第１の溝表面を酸化する。ここで酸化をする場合、酸化が開始される第１の溝の表面により、結果として得られる半導体層の酸化膜との境界面の状態が異なるものとなる。即ち、ＲＩＥ等の物理的エッチングでエッチングされた面を酸化させても、格子欠陥が生じたまま酸化が進行し、結果として得られる半導体層の表面は格子欠陥が残ってしまう。しかしながら、本発明においては第１の溝表面をケミカルドライエッチング法を用いることにより、高い欠陥の少ない表面を有する第１の溝が形成され、その表面を酸化させるため、酸化が開始される時から均一に酸化され、結果として得られる第２の溝の表面も欠陥の少ない表面を得ることができる。そして、この第２の溝の表面をチャネル領域として使用するため、低いオン抵抗を得ることができる。また、チャネル領域用の溝としての第２の溝を形成するために、ケミカルドライエッチングと酸化という２段階の工程を踏んでいるため、所望の幅の第２の溝を得たい場合は、酸化させる幅を制御すれば良いので、溝形状も正確に制御することができる。また、溝の深さも正確に制御することができるため、第２の溝の底面と第２導電型のベース層の深さの相対位置を正確に決めることができる。
【００１９】
さらに、第２の溝表面にゲート絶縁膜をするとともに、第２の溝の底部における前記ゲート絶縁膜との間の界面が半導体基板の主表面と平行に構成され、当該界面の位置が前記第２導電型のベース層の深さよりも浅くなるようにゲート絶縁膜を形成しているため、ドレイン電極に高い電圧が印加された場合に溝を挟んで形成された第２導電型のベース層より溝底部の下側に向かって横方向に空乏層が伸びることができ溝底部の電界強度を弱めることができ、ドレイン・ソース間耐圧が向上する。
【００２０】
上記のように構成された請求項２の発明によれば、選択酸化に先立ち低濃度の半導体層の表面の所定領域をケミカルドライエッチング法により除去する。ケミカルドライエッチング法はドライエッチング法の一種でありプロセスの制御性が高く、ウエハ面内で均一なエッチングがおこなえ、再現性も高い。またケミカルドライエッチング法はドライエッチングプロセスのなかでは比較的被エッチング面に与えるダメージが小さい。そして、このケミカルドライエッチングの後に第１の溝表面を酸化する。ここで酸化をする場合、酸化が開始される第１の溝の表面により、結果として得られる半導体層の酸化膜との境界面の状態が異なるものとなる。即ち、ＲＩＥ等の物理的エッチングでエッチングされた面を酸化させても、格子欠陥が生じたまま酸化が進行し、結果として得られる半導体層の表面は格子欠陥が残ってしまう。しかしながら、本発明においては第１の溝表面をケミカルドライエッチング法を用いることにより、高い欠陥の少ない表面を有する第１の溝が形成され、その表面を酸化させるため、酸化が開始される時から均一に酸化され、結果として得られる第２の溝の表面も欠陥の少ない表面を得ることができる。そして、この第２の溝の表面をチャネル領域として使用するため、低いオン抵抗を得ることができる。また、チャネル領域用の溝としての第２の溝を形成するために、ケミカルドライエッチングと酸化という２段階の工程を踏んでいるため、所望の幅の第２の溝を得たい場合は、酸化させる幅を制御すれば良いので、溝形状も正確に制御することができる。また、溝の深さも正確に制御することができるため、第２の溝の底面と第２導電型のベース層の深さの相対位置を正確に決めることができる。
【００２１】
さらに、第２の溝表面にゲート絶縁膜を形成するとともに、第２の溝の底部における前記ゲート絶縁膜との間の界面が前記半導体基板の主表面と平行に構成され、界面をとおり主表面と平行な直線と第２の溝の側面のうちの平坦度の高い側面をとおる直線の交点から溝部に下ろした垂線とゲート絶縁膜の交点よりも、第２導電型のベース層とゲート絶縁膜が溝の内部で接する位置が主表面から見て浅くなるようにゲート絶縁膜を形成しているため、電流がチャネルの出口から基板に向かってほぼ直線的に流れることができるため、ＪＦＥＴ抵抗の増加が生じず低いオン抵抗を得ることができる。
【００２２】
上記のように構成された請求項３の発明によれば、請求項２のゲート絶縁膜形成工程は、さらに界面の位置が第２導電型のベース層の深さよりも浅くなるようにゲート絶縁膜を形成することを特徴としている。
【００２３】
これにより、ドレイン電極に高い電圧が印加された場合に溝を挟んで形成された第２導電型のベース層より溝底部の下側に向かって横方向に空乏層が伸びることができ溝底部の電界強度を弱めることができ、ドレイン・ソース間耐圧が向上する。さらに、電流がチャネルの出口から基板に向かってほぼ直線的に流れることができるため、ＪＦＥＴ抵抗の増加が生じず低いオン抵抗を得ることができる。
【００２４】
また、請求項４記載の発明によれば、第２の溝底面に形成されたゲート絶縁膜と半導体層表面の主表面と平行な界面が、第２導電型のベース層の深さよりも約０．２μｍ以上浅くなっているため、ドレイン電極に高い電圧が印加された場合に溝を挟んで形成された第２導電型のベース層より溝底部の下側に向かって横方向に空乏層が十分に伸びることができ溝底部の電界強度を弱めることができ、ドレイン・ソース間耐圧が向上する。
【００２９】
【発明の実施の形態】
（実施の形態）
以下、図面を参照して本発明の実施の形態を説明する。
図１（ａ）は本発明の実施の形態による四角形ユニットセルからなる縦型パワーＭＯＳＦＥＴの平面図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ断面図である。図２〜図２２は同じく縦型パワーＭＯＳＦＥＴの製造における各段階での説明図である。また、図４はｐ型ベース層の中央部形成のためにボロンイオン注入をしたウエハの断面図、図５はＬＯＣＯＳ酸化のために窒化シリコン膜をユニットセル寸法ａの間隔でパターニングしたウエハの断面図、図８はＬＯＣＯＳ酸化膜が形成されたウエハの断面図、図９はＬＯＣＯＳ酸化膜をマスクとしてｐ型ベース層形成のためにボロンイオン注入をしたウエハの断面図、図１０は熱拡散によりｐ型ベース層を形成したウエハの断面図、図１１はＬＯＣＯＳ酸化膜をマスクとしてｎ⁺ 型ソース層形成のためにリンをイオン注入をしたウエハの断面図、図１２は熱拡散によりｎ⁺ 型ソース層を形成したウエハの断面図、図１８（ａ）はＬＯＣＯＳ酸化膜を除去した後に熱酸化によりゲート酸化膜を形成したウエハの断面図、図１８（ｂ）は、図１８（ａ）の溝底部のコーナ部の拡大図、図１９はゲート酸化膜の上にゲート電極が形成されたウエハの断面図、図２１はｐ⁺ 型ベースコンタクト層形成のためにボロンイオン注入をしたウエハの断面図、図２２は熱拡散によりｐ⁺ 型ベースコンタクト層を形成したウエハの断面図、そして、図１（ｂ）が層間絶縁膜，ソース電極およびドレイン電極を形成したウエハの完成断面図である。
【００３０】
この実施の形態の縦型パワーＭＯＳＦＥＴは、その要部、即ちユニットセル部分を図１に示すような構造として、このユニットセル１５がピッチ幅（ユニットセル寸法）ａで平面上縦横に規則正しく多数配置された構造となっている。
図１において、ウエハ２１は不純物濃度が１０²⁰ｃｍ^-3程度で厚さ１００〜３００μｍのｎ⁺ 型シリコンからなる半導体基板１上に不純物密度が１０16ｃｍ^-3程度の厚さ７μｍ前後のｎ^- 型エピタキシャル層２が構成されたものであり、このウエハ２１の主表面にユニットセル１５が構成される。ウエハ２１の主表面に１２μｍ程度のユニットセル寸法ａでＵ溝５０を形成するために、厚さ３μｍ程度のＬＯＣＯＳ酸化膜を形成し、この酸化膜をマスクとして自己整合的な二重拡散により接合深さが３μｍ程度のｐ型ベース層１６と、接合深さが１μｍ程度のｎ⁺ 型ソース層４とが形成されており、それによりＵ溝５０の側壁部５１にチャネル５が設定される。
【００３１】
なお、ｐ型ベース層１６の接合深さはＵ溝５０底辺のエッジ部１２で、また底辺の下部でブレークダウンによる破壊が生じない深さに設定されている。また、ｐ型ベース層１６の中央部の接合深さが周囲よりも深くなるように、あらかじめｐ型ベース層１６の中央部にボロンが拡散されており、ドレイン・ソース間に高電圧が印加されたときに、ｐ型ベース層１６の底面の中央部でブレークダウンが起こるように設定されている。また、二重拡散後にこの拡散マスク及びＵ溝５０形成用として使用したＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０の内壁には厚さが６０ｎｍ程度のゲート酸化膜８が形成され、さらに、その上に厚さが４００ｎｍ程度のポリシリコンからなるゲート電極９、厚さが１μｍ程度のＢＰＳＧからなる層間絶縁膜１８が形成されている。さらに、ｐ型ベース層１６の中央部表面に接合深さが０．５μｍ程度のｐ⁺ 型ベースコンタクト層１７が形成され、層間絶縁膜１８の上に形成されたソース電極１９とｎ⁺ 型ソース層４およびｐ⁺ 型ベースコンタクト層１７がコンタクト穴を介してオーミック接触している。また、半導体基板１の裏面にオーミック接触するようにドレイン電極２０が形成されている。
【００３２】
次に本実施の形態の製造方法を述べる。
まず、図２，図３に示されるように、ｎ⁺ 型シリコンからなる面方位が（１００）である半導体基板１の主表面にｎ^- 型のエピタキシャル層２を成長させたウエハ２１を用意する。この半導体基板１（半導体基板に相当）はその不純物濃度が１０²⁰ｃｍ^-3程度になっている。また、エピタキシャル層２（半導体層に相当）はその厚さが７μｍ程度で、その不純物濃度は１０¹⁶ｃｍ^-3程度となっている。次に、図４に示される様に、このウエハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフィールド酸化膜６０を形成し、その後レジスト膜６１を堆積して公知のフォトリソ工程にてセル形成予定位置の中央部に開口するパターンにレジスト膜６１をパターニングする。そして、このレジスト膜６１をマスクとしてボロン（Ｂ+ ）をイオン注入する。
【００３３】
レジスト剥離後、熱拡散により図５に示すように接合深さが３μｍ程度のｐ型拡散層６２を形成する。このｐ型拡散層６２は最終的には後述するｐ型ベース層１６の一部となり、ドレイン・ソース間に高電圧が印加されたとき、ｐ型拡散層６２の底辺部分で安定にブレークダウンを起こさせることにより、耐サージ性を向上させる目的を果たす。
【００３４】
次に、図５に示すように、ウエハ２１の主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この窒化シリコン膜６３（マスクに相当）を図６に示すように＜０１１＞方向に垂直及び平行になるようにパターニングして、ピッチ幅（ユニットセル１５の寸法）ａで開口する格子状の開口パターンを形成する（マスク形成工程に相当）。なお、この開口パターンは上述のｐ型拡散層６２がそのピッチ間隔の中央部に位置するようにマスク合わせしている。
【００３５】
次に、窒化シリコン膜６３をマスクとしてフィールド酸化膜６０をエッチングし、ひきつづき図７に示すように、四フッ化炭素と酸素ガスを含む放電室７０２でプラズマを発生させて、化学的な活性種を作り、この活性種を反応室７０３へ輸送し、反応室７０３でｎ^- 型エピタキシャル層２を等方的にケミカルドライエッチングして溝６４を形成する（ケミカルドライエッチング工程に相当）。
【００３６】
次に、図８に示すように、窒化シリコン膜６３をマスクとして溝６４の部分を熱酸化する（酸化工程、選択酸化工程に相当）。これはＬＯＣＯＳ(Local Oxidation of Silicon)法として良く知られた酸化方法であり、この酸化によりＬＯＣＯＳ酸化膜６５（酸化膜、選択酸化膜に相当）が形成され、同時にＬＯＣＯＳ酸化膜６５によって喰われたｎ^- 型エピタキシャル層２の表面にＵ溝５０（第２の溝に相当）が形成され、かつＵ溝５０の形状が確定する。
【００３７】
この時、Ｕ溝５０の側面のチャネル形成部の面方位が（１１１）に近い面となるようにケミカルドライエッチングの条件とＬＯＣＯＳ酸化の条件を選ぶ。
このようにしてＬＯＣＯＳ酸化により形成されたＵ溝５０の内壁表面は平坦で欠陥が少なく、その表面は図２に示されるウエハ２１の初期の主表面と同程度に表面状態が良い。
【００３８】
次に、図９に示すように、ＬＯＣＯＳ酸化膜６５をマスクとして、薄いフィールド酸化膜６０を透過させてｐ型ベース層１６を形成するためのボロンをイオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
次に、図１０に示すように、接合深さ３μｍ程度まで熱拡散する。この熱拡散により、図５に示す工程において前もって形成したｐ型拡散層６２と、図９に示す工程において注入されたボロンの拡散層が一体になり、一つのｐ型ベース層１６（ベース層に相当）を形成する。また、ｐ型ベース層１６の領域の両端面はＵ溝５０の側壁の位置で自己整合的に規定される。
【００３９】
次に、図１１に示すように、格子状のパターンでウエハ２１表面に形成されているＬＯＣＯＳ酸化膜６５により囲まれたｐ型ベース層１６表面中央部に残されたパターンでパターニングされたレジスト膜６６とＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィールド酸化膜６０を透過させてｎ⁺ 型ソース層４（ソース層に相当）を形成するためのリンをイオン注入する。この場合も図９に示す工程においてボロンをイオン注入した場合と同様に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
【００４０】
次に、図１２に示すように、接合深さ０．５〜１μｍ熱拡散し、ｎ⁺ 型ソース層４を形成し、同時にチャネル５（チャネル領域に相当）も設定する。この熱拡散において、ｎ⁺ 型ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０の側壁の位置で自己整合的に規定される（不純物導入工程に相当）。
以上、図９〜図１２の工程によりｐ型ベース層１６の接合深さとその形状が確定する。このｐ型ベース層１６の形状において重要なことは、ｐ型ベース層１６の側面の位置がＵ溝５０の側面により規定され、自己整合されて熱拡散するため、Ｕ溝５０に対してｐ型ベース層１６の形状は完全に左右対称になる。
【００４１】
次に、図１３に示すように、ＬＯＣＯＳ酸化膜６５を弗酸を含む水溶液７００中で、フッ化アンモニウムによりＰＨが５程度に調整された状態で、シリコンの表面を水素で終端させながら酸化膜を除去してＵ溝５０の内壁５１を露出させる。この除去工程は選択酸化膜の形成されている面に光が当たらないように遮光布で遮光して行う（酸化膜除去工程、選択酸化膜除去工程に相当）。
【００４２】
この後、水溶液中から取りだし、清浄な空気中で乾燥させる。
次に、図１５に示すように、チャネルが形成される予定のｐ型ベース層１６のＵ溝の側面５に（１１１）面が形成されるまで酸化膜を形成する。この熱酸化工程により、チャネルが形成される予定面の原子オーダーでの平坦度が高くなる。この熱酸化工程は、図１４に示すように、酸素雰囲気に保たれ、約１０００℃に保持されている酸化炉６０１にウエハ２１を徐々に挿入することにより行う。このようにすると、酸化の初期は比較的低い温度で行われるため、ｐ型ベース領域１６、ｎ⁺ 型ソース領域４の不純物が、酸化工程中にウエハ外部に飛散することを抑えられる。次に、図１６に示すように、この酸化膜６００を除去する。この酸化膜６００の除去も選択酸化膜の除去と同様に弗酸を含む水溶液中で、フッ化アンモニウムによりＰＨが５程度に調整された状態で、露出されたシリコンの表面を水素で終端させながら行う。このような方法で形成されたＵ溝５０の内壁５１は、平坦度が高く、また欠陥も少ない良好なシリコン表面である。
続いて図１８（ａ）に示すように、Ｕ溝５０の側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート酸化膜８を形成する。この酸化工程は前述したのと同様に、酸素雰囲気に保たれ、約１０００℃に保持されている酸化炉６０１にウエハ２１を徐々に挿入する。このようにすると、酸化の初期は比較的低い温度で行われるため、ｐ型ベース領域１６、ｎ⁺ 型ソース領域４の不純物が、酸化工程中にウエハ外部に飛散することを抑えられる。ゲート酸化膜８の膜質や、厚さの均一性、チャネル５の界面の界面準位密度，キャリア移動度は従来のＤＭＯＳと同程度に良好である。さらに、ケミカルドライエッチ工程とＬＯＣＯＳ工程とゲート酸化工程により形成されたＵ溝５０の底部において、ゲート酸化膜とシリコンの主表面に略平行な界面７０の主表面からみた深さが、Ｐ型ベース層１６がＵ溝５０に隣接した部分で主表面に略平行となる部分７１の深さより０．２μｍ以上浅くなる様に設定してある。また、図１８（ａ）の溝底辺の円で囲んだコーナ部の拡大図である図１８（ｂ）に示すように界面７０の主表面からみた最も深い部分をとおり主表面と平行な直線Ｌ１とＵ溝５０の側面をとおる直線Ｌ２の交点ＡからＵ溝５０に下ろした垂線とゲート絶縁膜の交点Ｂよりも、Ｐ型ベース層１６とゲート絶縁膜の交点Ｃが主表面からみて浅くなるように設定してある。（ゲート絶縁膜形成工程）この様に、ケミカルドライエッチ、ＬＯＣＯＳ酸化、ゲート酸化という全て、ドライプロセスによりＵ溝の底部の界面７０の位置が設定されるので制御性が良い。（酸化膜除去工程は、ウエットプロセスであるが、除去される酸化膜とシリコンの選択比が高いため実質的には、上記の３工程で溝深さが決まる。）
次に、図１９に示すように、ウエハ２１の主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積し、隣接した二つのＵ溝５０の上端の距離ｂよりも２βだけ短い距離ｃだけ離間するようにパターニングしてゲート電極９を形成する。次にゲート電極９の端部においてゲート酸化膜８が厚くなるよう酸化する。この時図２０に示すようにゲート酸化膜が、ゲート端部で厚くなる部分の長さをｘとすると、β＞ｘとなるようにβを設定する。
【００４３】
以上、図９〜図１９に示す工程は本実施の形態において最も重要な製造工程の部分であり、ＬＯＣＯＳ酸化膜６５を自己整合的な二重拡散のマスクとして使用し、ｐ型ベース層１６，ｎ⁺ 型ソース層４及びチャネル５を形成し、次にＬＯＣＯＳ酸化膜６５を除去した後、ゲート酸化膜８（ゲート絶縁膜に相当），ゲート電極９（ゲート電極に相当）を形成する（ゲート電極形成工程に相当）。
【００４４】
次に、図２１に示すように、パターニングされたレジスト膜６８をマスクとして酸化膜６７を透過してｐ⁺ 型ベースコンタクト層１７を形成するためのボロンをイオン注入する。
次に、図２２に示すように、接合深さ０．５μｍ程度熱拡散し、ｐ⁺ 型ベースコンタクト層１７を形成する。
【００４５】
そして、図１（ｂ）に示すように、ウエハ２１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成し、その一部にコンタクト穴開けを行いｐ⁺ 型ベースコンタクト層１７とｎ⁺ 型ソース層４を露出させる。さらに、アルミニウム膜からなるソース電極１９（ソース電極に相当）を形成し、前記コンタクト穴を介してｐ⁺ 型ベースコンタクト層１７とｎ⁺ 型ソース層４とにオーミック接触させる。さらに、アルミニウム膜保護用としてプラズマＣＶＤ法等により窒化シリコン等よりなるパッシベーション膜（図示略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電極２０（ドレイン電極に相当）を形成し、ｎ⁺ 型半導体基板１にオーミック接触をとる（ソース・ドレイン電極形成工程、電極形成工程に相当）。
【００４６】
上記のように構成された本実施の形態の半導体装置の製造方法によれば、選択酸化に先立ち低濃度の半導体層の表面の所定領域をケミカルドライエッチング法により除去する。ケミカルドライエッチング法はドライエッチング法の一種でありプロセスの制御性が高く、ウエハ面内で均一なエッチングがおこなえ、再現性も高い。またケミカルドライエッチング法はドライエッチングプロセスのなかでは比較的被エッチング面に与えるダメージが小さい。そして、このケミカルドライエッチングの後に溝６４（第１の溝）表面を酸化する。ここで酸化をする場合、酸化が開始される溝６４の表面により、結果として得られるｎ^- 型エピタキシャル層２（半導体層）の酸化膜との境界面の状態が異なるものとなる。即ち、ＲＩＥ等の物理的エッチングでエッチングされた面を酸化させても、格子欠陥が生じたまま酸化が進行し、結果として得られるｎ^- 型エピタキシャル層２の表面は格子欠陥が残ってしまう。しかしながら、本発明においては溝６４表面をケミカルドライエッチング法を用いることにより、高い欠陥の少ない表面を有する溝６４が形成され、その表面を酸化させるため、酸化が開始される時から均一に酸化され、結果として得られるＵ溝５０の表面も欠陥の少ない表面を得ることができる。そして、このＵ溝５０の表面をチャネル領域として使用するため、低いオン抵抗を得ることができる。また、チャネル領域用の溝としてのＵ溝５０を形成するために、ケミカルドライエッチングと酸化という２段階の工程を踏んでいるため、所望の幅のＵ溝５０を得たい場合は、酸化させる幅を制御すれば良いので、溝形状も正確に制御することができる。
【００４７】
また、本実施の形態によれば、ケミカルドライエッチング工程は等方性であるので、溝６４に角がなくなり、このため酸化により形成されるＵ溝５０にも角がなくなる。このためドレイン・ソース間耐圧が向上する。また、溝６４のｎ^- 型エピタキシャル層２表面付近の角度が９０度に近くなり、選択酸化後に形成されるＵ溝５０の側面の傾斜角を急角度にすることができセルサイズを縮小して低オン電圧を得ることができる。
【００４８】
また、ケミカルドライエッチング工程が四フッ化炭素と酸素をガス中に含むため、四フッ化炭素と酸素の比によりプロセスを正確に再現性良く行うことができる。
また、本実施の形態によれば、ケミカルドライエッチング工程において、半導体基板１もしくはｎ^- 型エピタキシャル層２の上方に実質的に陰極降下ため、電離されたガスが、ｎ^- 型エピタキシャル層２表面に欠陥を与えてしまうほどの速度で衝突することがない。このため、形成される溝６４の表面を欠陥の非常に少ない表面とすることができる。
【００４９】
さらに、本実施の形態によれば、酸化工程は溝６４を選択酸化する選択酸化工程であるため、溝６４の深さを深くすることができる。そして、選択酸化工程のマスクをケミカルドライエッチング工程で用いたマスクをそのまま使用するため、新たにマスクを形成する必要がなく、また位置あわせも不要となる。
また、酸化工程の後に酸化膜を除去してチャネル領域を露出させる工程を、水溶液中でｎ^- 型エピタキシャル層２の表面のダングリングボンドを水素で終端させながら行う。これにより、反応活性の高いダングリングボンドが汚染物質と反応する前に水素と反応して安定状態となり、汚染物質とｎ^- 型エピタキシャル層２との反応を防ぐことができる。その後酸素中に暴露するとさらに安定な酸化膜が形成されＵ溝５０表面を保護するため、その後のチャネル領域の汚染を避けることができるため、高いチャネル移動度が得られ、低オン電圧を得ることができる。
【００５０】
また、酸化膜の除去を弗酸を含む水溶液中でおこなうため、除去したい酸化膜と残したいｎ^- 型エピタキシャル層２との選択比が非常に大きくとれるため、ｎ^- 型エピタキシャル層２の表面を傷つけることなく酸化膜を除去することができる。
さらに、選択酸化膜と自己整合的にベース層，ソース層を形成するため、位置合わせが不要となる。従って正確な位置にベース層，ソース層を形成でき、素子の低面積化が可能となる。
【００５１】
また、酸化膜を除去する間は酸化膜の表面に光を照射しないようにすることにより、酸化膜を通してチャネル領域となる半導体層に光が照射されるということがなくなる。このため、チャネル領域付近のｎ⁺ 型ソース層４とｐ型ベース層１６との電位がほぼ等しくなり、局所的にエッチングが進行するのが防止できて、均一なエッチングを行うことができる。この結果、平坦なチャネル領域が得られ、高い移動度を得ることができる。
【００５２】
そして、選択酸化膜を除去して得られたＵ溝５０の側面の面方位を｛１１１｝面としている。側面のシリコン原子は水素１個で終端されるようになり、原子的に平坦な側面が得られる。このために高いチャネル移動度を得ることができる。また、酸化膜を除去する工程をＰＨを４以上の水溶液中で行うため、Ｕ溝５０の側面のシリコン原子は水素原子１個で終端される率がさらに高まり、原子的に平坦な｛１１１｝面が得られ、高いチャネル移動度を得ることができる。
【００５３】
以上説明したように、従来ＲＩＥ等の物理的エッチングやウエットエッチングの後にＬＯＣＯＳ酸化することにより、初期溝（第１の溝、即ち溝６４）形成時に導入された格子欠陥はＬＯＣＯＳ酸化及びそのＬＯＣＯＳ酸化膜の除去により除去されるものと考えられていた。しかし本発明者らが実際に試作してみた所、初期溝導入時に導入された格子欠陥は除去されずにチャネル領域の表面に残ってしまうことが確認された。そして結果としてドレイン−ソース間のリーク電流の原因となることが分かった。この結果より、初期溝を形成する際、始めから無欠陥のプロセスで行う必要があることが分かった。しかし、無欠陥のプロセスとしてウエットエッチングと同様に知られるケミカルドライエッチングは、ウエットエッチングよりもエッチング速度が遅く、またウエットエッチングと同じく等方性エチングであるためサイドエッチが生じて微細化には不向きである。従って、微細化でチャネル長を短くすることによりチャネル抵抗，オン抵抗の低減を行なう現在の技術からすると、ケミカルドライエッチングは溝形成工程には不向きと考えられていた。しかしながら、エッチングの後にＬＯＣＯＳ酸化することにより、初期溝（第１の溝、即ち溝６４）を形成する製造方法においては、エッチングに要する時間はケミカルウエットエッチングもケミカルドライエッチングも差ほど変わらず、それにも係わらず最終的に得られるチャネル領域表面の格子欠陥が非常に少なくなり、また任意の指数面が正確に形成できるということが分かった。
さらに、本実施の形態によれば、図１８（ａ）に示すようにケミカルドライエッチ工程とＬＯＣＯＳ工程とゲート酸化工程により形成されたＵ溝５０の底部において、ゲート酸化膜とシリコンの主表面に略平行な界面７５の主表面からみた深さが、Ｐ型ベース層１６がＵ溝５０に隣接した部分で主表面に略平行となる部分７６の深さより０．２μｍ以上浅くなる様に設定してある。このようにすると、ドレイン電極に高い電圧が印加された場合に溝を挟んで形成された第２導電型のベース層より溝底部の下側に向かって横方向に空乏層が伸びることができ溝底部の電界強度を弱めることができ、ドレイン・ソース間耐圧が向上する。図３６はおよそドレイン・ソース間耐圧が６０Ｖの本願の縦型パワーＭＯＳＦＥＴにおいてＵ溝底部のゲート酸化膜とシリコンの界面の深さとｐ型ベース層の相対深さを変えた場合のドレインーソース間耐圧の関係の測定結果である。Ｌの増加とともにドレインーソース間耐圧が上昇し、Ｌが約０．２μｍ以上で飽和している。この理由は、０．２μｍ以上で隣あうｐ型ベース層の空乏層が伸びてつながるようになるからである。その結果、確実にＰ型拡散層６２の最も深い部分でブレークダウンさせることが容易になり、ブレークダウンが発生した場合にＰ型ベース層１６と、ｎ⁺ ソース層４ではさまれた部分を通って正孔電流が流れることを防ぐことができるため、ｎ⁺ ソース４、Ｐ型ベース層１６、ｎードレイン層６で構成される寄生バイポーラトランジスタを動作させることが無くサージ耐量が増加するという効果もある。
【００５４】
さらに、第２の溝の底面に形成されたゲート絶縁膜と半導体層表面の主表面と略平行な界面において，主表面から最も深い部分をとおり主表面と平行な直線Ｌ１と溝の側面をとおる直線Ｌ２の交点から溝部に下ろした垂線とゲート絶縁膜の交点よりも、第２導電型のベース層とゲート絶縁膜が溝の内部で接する位置が主表面から見て浅くなるようにゲート絶縁膜を形成しているため、電子電流がチャネルの出口から基板に向かってほぼ直線的に流れることができるため，ＪＦＥＴ抵抗の増加が生じず低いオン抵抗を得ることができる。図３７に、図１８（ｂ）の点Ａより測ったｐ型ベース層とゲート酸化膜表面の接合位置である点Ｂの相対位置とオン抵抗の測定結果を示す。点Ａより点Ｂの深さが深くなるとＪＦＥＴ抵抗が増加し急激にオン抵抗が増加することがわかる。この様な、Ｕ溝底面のゲート酸化膜とシリコンの界面とｐ型ベース層の相対位置の制御は、ＤＭＯＳの基本特性であるドレインーソース間耐圧やオン抵抗を所定の値に制御するために欠くことのできない技術である。しかし、先願であるWO93/03502号や特開昭62-12167号の公報は、溝とｐ型ベース層の相対位置を制御するという考えかたも無く、また溝形成のためにウエットエッチングを用いているために制御性が悪く制御することが不可能であった。しかし、本発明では、ケミカルドライエッチ、ＬＯＣＯＳ酸化、ゲート酸化という全て、ドライプロセスによりＵ溝の底部の界面７０の位置が設定されるので制御性が極めて高く、Ｕ溝底面のゲート酸化膜とシリコンの界面とｐ型ベース層の相対位置を所定の位置に正確に制御できる。以上、本発明を一実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１３で示される、弗酸を含む水溶液中でのＬＯＣＯＳ酸化膜の除去後、本実施の形態では自然酸化によりシリコン表面を自然酸化膜で保護したが、この工程を高温、例えば９００℃で行ってもよい。そして、ｎ型ソース層，ｐ型ソース層の形成をＬＯＣＯＳ酸化膜の除去後に、レジストマスクを用いて行っても良い。また、選択酸化膜を除去して得られた溝の側面の面方位が低指数面の（１１０）面や（１００）面となるように、基板の面方位，パターニング形状を選択しても良い。なお、上記実施の形態は本発明を縦型パワーＭＯＳＦＥＴに適用した場合についてのみ説明したが、それに限定されるものではなく、このような縦型パワーＭＯＳＦＥＴを組み込んだパワーＭＯＳＩＣに適用しても良い。またさらに、本実施の形態においては半導体基板としてｎ⁺ 型半導体基板を持ちいた縦型パワーＭＯＳＦＥＴについて説明したが、ｐ⁺ 型半導体基板を用いた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲート構造にも適用することができる。また、ケミカルドライエッチング工程を、ＣＣｌ₄ ，Ｃｌ₂ ，ＳＦ₆ ，ＣＦＣｌ₃ ，ＣＦ₂ Ｃｌ₂ ，ＣＦ₃ Ｃｌ，ＣＨＦ₃ ，Ｃ₂ ＣｌＦ₅ ，Ｆ₂ ，ＮＦ₃ ，ＢＣｌ₃ の内の何れか一つもしくは複数を含むガス系で行っても良い。これにより、効率良くエッチングすることができる。さらに、本実施の形態においては、半導体基板に電圧を印加しないで行ったが、ケミカルドライエッチング工程は、電離されたガス雰囲気中において、前記半導体層の上方での陰極降下の絶対値が１０Ｖ未満の状態で行なっても良い。これにより電離されたガスが、半導体層表面に欠陥を与えてしまうほどの速度で衝突することがなくなる。そして、形成される溝６４の表面を欠陥の非常に少ない表面とすることができる。また、本実施の形態ではｎチャネル型についてのみ説明したが、ｎ型とｐ型の半導体の型を入れ換えたｐチャネル型についても同様の効果が得られることは言うまでもない。
【図面の簡単な説明】
【図１】（ａ）は本発明の実施の形態による縦型パワーＭＯＳＦＥＴの一部を示す平面図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図２】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図３】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図４】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図５】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図６】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図７】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図８】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図９】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図１０】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図１１】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図１２】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図１３】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図１４】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図１５】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図１６】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図１７】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図１８】（ａ）、（ｂ）は、図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図１９】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図２０】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図２１】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図２２】図１に示した縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図２３】（ａ）は従来の縦型パワーＭＯＳＦＥＴの一部を示す平面図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図２４】従来の縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図２５】従来の縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図２６】従来の縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図２７】従来の縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図２８】従来の縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図２９】従来の縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図３０】従来の縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図３１】従来の縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図３２】従来の縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図３３】従来の縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図３４】従来の縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図３５】従来の縦型パワーＭＯＳＦＥＴの製造工程を説明する図である。
【図３６】図１に示した縦型パワーＭＯＳＦＥＴにおけるドレインーソース間耐圧と、溝底部とｐ型ベース層の相対位置の関係を示す図である。
【図３７】図１に示した縦型パワーＭＯＳＦＥＴにおける溝内部においてゲート酸化膜とｐ型ベース層が接する位置と、縦型パワーＭＯＳＦＥＴのオン抵抗の関係を示す図である。
【符号の説明】
１ ｎ⁺ 型半導体基板
２ ｎ^- 型エピタキシャル層
４ ｎ⁺ 型ソース層
５ チャネル
６ ｎ^- 型ドレイン層
７ ＪＦＥＴ部
８ ゲート酸化膜
９ ゲート電極
１６ ｐ型ベース層
１９ ソース電極
２０ ドレイン電極
５０ Ｕ溝
５１ Ｕ溝の内壁
６５ ＬＯＣＯＳ酸化膜
７０ Ｕ溝側面をとおる直線
７１ 溝の底面をとおる主表面と平行な直線
７２ 直線７０と直線７１の交点
７３ 点Ａから溝に下ろした垂線とゲート酸化膜の下側の端との交点
７４ 溝内部におけるｐ型ベース層と酸化膜との接点
７５ 溝底部におけるゲート酸化膜とｎ^- エピタキシャル層の界面
７６ ｐ型ベース層１６がＵ溝に隣接した部分で略平行になる部分
６０１ 酸化炉
６０３ ウエハボート
７００ 水溶液
７０２ 放電室
７０３ 反応室
７０４ 遮光布

Claims (4)

1. 半導体基板上に配置された第１導電型の半導体層の主表面上に、所定領域に開口部を有するマスクを形成するマスク形成工程と、
   前記マスクの開口部を通して前記半導体層をケミカルドライエッチングし、前記半導体層に、前記開口部よりも広い入口部分、前記主表面と平行の底面、及び前記入口部分と前記底面とをつなぐ側面、を有する第１の溝を形成するケミカルドライエッチング工程と、
   前記第１の溝を含む領域を酸化することにより、前記第１の溝の表面に所定厚さの選択酸化膜を形成する酸化工程と、
   前記選択酸化膜に接する前記半導体層表面を含むように前記主表面側から前記選択酸化膜をマスクとして第２導電型の不純物を導入して前記半導体層内に第２導電型のベース層を形成し、前記ベース層内に前記主表面側から第１導電型の不純物を導入して第１導電型のソース層を形成し、かかるソース層形成時に前記ベース層の側壁にチャネル領域を形成する不純物導入工程と、
   前記選択酸化膜を除去して、前記第１の溝よりも深い所定深さを有する第２の溝を形成する酸化膜除去工程と、
   前記第２の溝表面にゲート絶縁膜を形成するとともに、前記第２の溝の底部における前記ゲート絶縁膜との間の界面が前記半導体基板の主表面と平行に構成され、当該界面の位置が前記第２導電型のベース層の深さよりも浅くなるように前記ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
   前記ゲート絶縁膜を介して前記第２の溝表面にゲート電極を形成し、前記ソース層及び前記ベース層に電気的に接触するソース電極を形成し、前記半導体基板に電気的に接触するドレイン電極を形成する電極形成工程と
   を含むことを特徴とする半導体装置の製造方法。
2. 半導体基板上に配置された第１導電型の半導体層の主表面上に、所定領域に開口部を有するマスクを形成するマスク形成工程と、
   前記マスクの開口部を通して前記半導体層をケミカルドライエッチングし、前記半導体層に、前記開口部よりも広い入口部分、前記主表面と平行の底面、及び前記入口部分と前記底面とをつなぐ側面、を有する第１の溝を形成するケミカルドライエッチング工程と、
   前記第１の溝を含む領域を酸化することにより、前記第１の溝の表面に所定厚さの選択酸化膜を形成する酸化工程と、
   前記選択酸化膜に接する前記半導体層表面を含むように前記主表面側から前記選択酸化膜をマスクとして第２導電型の不純物を導入して前記半導体層内に第２導電型のベース層を形成し、前記ベース層内に前記主表面側から第１導電型の不純物を導入して第１導電型のソース層を形成し、かかるソース層形成時に前記ベース層の側壁にチャネル領域を形成する不純物導入工程と、
   前記選択酸化膜を除去して、前記第１の溝よりも深い所定深さを有する第２の溝を形成する酸化膜除去工程と、
   前記第２の溝表面にゲート絶縁膜を形成するとともに、前記第２の溝の底部における前記ゲート絶縁膜との間の界面が前記半導体基板の主表面と平行に構成され、前記界面をとおり前記主表面と平行な直線と前記第２の溝の側面のうちの平坦度の高い側面をとおる直線の交点から溝部に下ろした垂線と前記ゲート絶縁膜の下端の交点よりも、前記第２導電型のベース層と前記ゲート絶縁膜が前記第２の溝の内部で接する位置が前記主表面から見て浅くなるように前記ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
   前記第２の溝表面に前記ゲート絶縁膜を介してゲート電極を形成し、前記ソース層及び前記ベース層に電気的に接触するソース電極を形成し、前記半導体基板に電気的に接触するドレイン電極を形成する電極形成工程と
   を含むことを特徴とする半導体装置の製造方法。
3. 前記ゲート絶縁膜形成工程は、さらに前記界面の位置が前記第２導電型のベース層の深さよりも浅くなるように前記ゲート絶縁膜を形成することを特徴とする請求項２記載の半導体装置の製造方法。
4. 前記界面が、前記第２導電型のベース層の深さよりも０．２μｍ以上浅く形成されていることを特徴とする請求項１乃至請求項３の何れかに記載の半導体装置の製造方法。

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