KR100232711B1 - 반도체장치의 제조방법 - Google Patents

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미쓰히로 가따오까
쓰요시 야마모도
유우이찌 다께우찌
노리히도 도꾸라
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오카메 히로무
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Abstract

채널부를 홈에 가진 MOSFET의 제조방법에 있어서, 첫재로 채널부에 결함이나 오염물질을 도입하지 않는 제조방법을 얻는 것과, 둘째로, 홈 형성을 균일하게 할 수 있는 제조방법을 얻는 것을 목적으로 한다.
n+형 반도체장치(1)의 한 주면에 저불순물 농도의 n-형 에피텍셜(epitaxial) 층(2)을 형성하고, 이 표면을 주표면으로하여, 그 소정의 영역을 케미컬 드라이에칭한다. 그 케미칼 드라이에칭에 의하여 발생한 면을 포함한 영역을 선택산화하여, 소정의 두께를 가진 선택산화막을 형성한다. 그 다음, p형과 n형의 불순물을 주표면에서 이중확산하고, 이 이중확산에 의하여 채널의 길이를 규정함과 동시에 베이스층과 소오스층을 형성한다. 다시 n+형 반도체기판(1)을 드레인층으로 한다. 이 이중확신 다음에 선택산화막을 제거하고, 대신에 게이트산화막을 형성하여, 게이트전극을 배치하고, 다시 소오스·드레인 전극을 형성한다.

Description

반도체장치의 제조방법
제1도는 도면(a)가 본 발명의 제1실시예에 의한 종형(綜型) 파워 MOSFET의 일부분을 표시하는 평면도이고, 도면(b)가 동도(a)의 A-A단면도.
제2도는 본 발명의 제1실시예에 의한 종형파워 MOSFET의 제조공정의 설명에 제공하는 설명.
제3도~제5도는 본 발명의 제1실시예에 의한 종형파워 MOSFET의 제조공정의 설명에 제공하는 요부 단면도.
제6도는 본 발명의 제1실시예에 의한 종형파워 MOSFET의 제조공정의 설명에 제공하는 요부 평면도.
제7도는 본 발명의 제1실시예에 의한 종형 파워 MOSFET의 제조공정의 설명에 제공하는 도면.
제8도~제12도는 본 발명의 제1실시예에 의한 종형파워 MOSFET의 제조공정의 설명에 제공하는 요부 단면도.
제13도는 본 발명의 제1실시예에 의한 종형파워 MOSFET의 제조공정의 설명에 제공하는 도면.
제14도는 본 발명의 제1실시예에 의한 종형파워 MOSFET의 제조공정의 설명에 제공하는 도면.
제15도는 본 발명의 제1실시예에 의한 종평파워 MOSFET의 제조공정의 설명에 제공하는 요부 단면도.
제16도는 본 발명의 제1실시예에 의한 종형파워 MOSFET의 제조공정의 설명에 제공하는 도면.
제17도는 본 발명의 제1실시예에 의한 종형파워 MOSFET의 제조공정의 설명에 제공하는 도면.
제18도~제22도는 본 발명의 제1실시예에 의한 종형파워 MOSFET의 제조공정의 설명에 제공하는 요부 단면도.
제23도는 본 발명의 다른 실시예에 의한 종형파워 MOSFET의 제조공정의 설명에 제공하는 요부 단면도.
제24도는 본 발명의 제2실시예에 의한 종형파워 MOSFET의 제조공정의 설명에 제공하는 요부 평면도.
제25도는 도면(a)가 종래의 종형파워 MOSFET의 일부분을 표시하는 평면도이고, 도면(b)가 동도(a)의 A-A단면도.
제26도~제37도는 종래의 종형파워 MOSFET의 제조공정의 설명에 제공하는 요부 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : n+형 반도체기판 2 : n-형 에피택셜층(epitaxial)
4 : n+형 소오스(source)층 5 : 채널
6 : n-형 드레인층 7 : JFET부
8 : 게이트 산화막 9 : 게이트 전극
16 : p형 베이스층 19 : 소오스 전극
20 : 드레인 전극 50 : U홈
51 : U홈의 내벽 65 : LOCOS 산화막
601 : 산화로 603 : 웨퍼 보오트
700 : 수용액 702 : 방전실
703 : 반응실 704 : 차광포
본 발명은 전력용 반도체소자로서 사용되는 반도체장치, 즉 종형(綜型) MOSFET의 (Metal Oxide Semiconductor Field Effct Transistor) 및 IGBT(Insulated Gate Bipolar Transistor)의 제조방법에 관하여 그 단체(單體) 또는 전력용 반도체소자를 짜넣은 MOSIC 등에 체용하면 가장 적합하다.
종형파워 MOSFET는 주파수특성이 우수하고, 스위칭 속도가 빠르고, 또한 자전력으로서 구동할 수 있는 등 많은 특수한 장점이 있으므로, 근래 많은 산업분야에서 사용되고 있다. 예컨대 일경(日徑) 마그로우히루사 발행 “일경 에레크트로닉”의 1986년 5월 19일 PP. 165-188에는 파워 MOSFET의 개발의 초점이 저내압품 및 고내압품으로 이행하고 있는 뜻이 기재되어 있다. 더욱 이 문헌에는 내압 100V 이하 파워 MOSFET 칩의 온 저항은 10mΩ 레벨까지 낮아져 있다는 것이 기재되어 있고, 이 이유로서 파워 MOSFET의 제조에 LSI의 미세가공을 이용하거나 그 셀의 형상을 연구한다던지 하는 것에 의하여, 면적당의 채널 폭을 크게 잡을 수 있게 되었다는 뜻으로 기술되어 있다. 또, 이 문헌에는 주류인 DMOS형(이중 확신형) 셀을 사용하는 종형파워 MOSFET를 중심으로 기술되어 있다. 그 이유는 DMOS형은 채널 부분에 실리콘웨퍼의 평탄한 주표면을 그대로 사용하는 것을 특수한 장점으로 하는 프레이너 프로세스(Plamar Process)에 의하여 제작되기 때문에, 수납율이 좋고 제조원각가 싸다는 제조상의 이점이 있기 때문이다.
한편, 종형파워 MOSFET의 보급에 수반하여 저손실한 저코스트화가 심하게 요구되고 있으나 미세가공이나 셀의 형상의 연구에 의한 온 저항저감은 한계에 도달하였다. 예컨대, 특개 소 63-266882호 공보에 의하면 DMOS형에 있어서는 미세가공에 의하여 유니트셀의 지슈를 작게하여도 온 저항이 그것 이상 검소되지 않는 극소점이 있고, 그 주원인이 온 저항의 성분을 이루는 JFET저항의 증가임을 알고 있다. 또, DMOS형에 있어서, 특개 평 2-86136호 공보에 표시되어 있듯이, 현재의 미세가공 기술의 조건하에서는 온 저항이 극소점을 잡는 유시트셀의 치수는 15㎛부근이다.
이 한계를 돌파하기 위하여, 각종의 구조가 제안되고 있다. 그것들에 공통된 특징은 소자 표면에 홈을 형성하고, 그 홈의 측면에 채널부를 형성한 구조이다. 이 구조에 의하여 전술한 JFET저항을 대폭적으로 감소시킬 수 있다. 더욱 이 홈의 측면에 채널부를 형성한 구조에 있어서는 유니트셀 치수를 작게 하여도, JFET저항의 증대는 무시할 수 있기 때문에 특개 소 63-266882호 공보에 기재된 바와 같은 유니트셀 치수의 축소에 대하여 저항이 극소점을 잡는다는 한계가 없고, 15㎛를 잘라서 미세가공의 한계까지 작게할 수가 있다.
이와 같이, 홈의 측면에 채널부를 형성하는 구조의 종래의 제조방법으로서 예컨대, 특개 소 61-199666호 공부에 개시된 바와 같이 RIE로서 홈을 형성하고 그 홈의 측면에 채널부를 형성하는 것이 있다. 여기에서 RIE은 프로세스의 제어성이 우수한 물리적인 에칭이다. 즉, RIE는 가수 분위기중에 놓인 반도체장치의 상하에 전극을 배치하여, 전기한 전극간에 고주파전력을 인간하면, 가스가 전자와 이온으로 전리한다. 이 전극간에서 전자와 이온의 이동정도의 큰 차이에 의하여 반도체장치 상부에 음극강하가 발생한다. 그리고, 이 음극강하에 의하여 전계를 발생시키고, 이 전계에 의하여 전기한 이온 반도체장치 방향으로 가속시켜, 피에칭면에 물리적으로 충돌시키면서 그 에너지로서 반도체장치를 에칭하는 것이다. 그리고, RIE는 전리된 가스를 가속시키기 위하여, 전기한 반도체장치 위에 절대치로서 10V~500V정도의 음극강하가 발생하도록 전기한 전극간에 고주파 전력이 인가된다. RIE에 있어서는 전리된 가스를 어느 일정방향으로 가속시키기 위하여, 매우 우수한 이 방성을 보유하여 사이드에치가 일어나기 어렵다는 특징이 있다. 그러나 RIE에 있어서는, 물리적으로 전리된 가스를 반도체장치에 충돌시키기 위하여 에칭된 면에 격자결함이 필연적으로 발생하여, 표면재결합이 일어나는 것으로서 이동정도가 내려가 결과로서 이온저항이 증가해버린다는 문제점이 있다.
여기에서 격자결함이 발생하기 어려운 제조방법으로서 예컨대 국제 공개 WO 93/03502호나 특개 소 62-12167호에 개시된 바와 같이 웨트(wet) 에칭을 사용한 제조방법에 있다. 제15(a, b)도는 국제 공개 WO 62/03502호에 개시된 MOSFET의 평면도 단면도이고, 제26도~제37도는 동 공보에 있어서의 MOSFET의 제조공정을 표시하는 단면도이다.
아래에 그 제조공정을 간단하게 설명한다.
우선, 제26도에 표시된 바와 같이 n+형 실리콘으로 되는 반도체기판(1)의 주표면에 n-형의 에피택셜층(2)을 성장시킨 웨퍼(21)를 준비한다.
이 반도체기판(1)은 그 불순물농도가 1020cm-3정도로 되어 있다. 또, 에피택셜층(2)은 그 두께가 7㎛정도로서 그 불순물농도는 1016cm-3정도로 되어 있다. 이 웨퍼(21)의 주표면을 열산화하여 두께 60nm정도의 피일드 산화막(60)을 형성하고 그 다음 레지스트막(61)을 퇴적하여 공지의 포토리도(photolitho) 공정으로서 셀 형성예정 위치의 중앙부에 개구한 패턴에 레지스트막(61)을 패터닝한다. 그리하여, 이 레지스트막(61)을 마스크하여 보론(B+)을 이온주입한다.
레지스트를 박리한 다음, 열확산에 의하여, 제27도에 표시하듯이 접합깊이가 3㎛정도의 p형 확산층(62)을 형성한다. 이 p형 확산층(62)은 최종적으로 후술하는 p형 베이스층(16)의 일부분이 되고, 드레인·소오스간에 고전압이 인가되었을때에 p형 확산층(62)의 저변부분에서 브레이크다운을 야기시킴에 의하여, CH서어지성을 향상시키는 목적을 달성한다.
다음에 제27도에 표시하듯이 웨퍼(21)의 주표면에 질화실리콘막(63)을 약 200nm 퇴적하고, 이 질화실리콘막(63)을 패터닝하여, 피치폭(유니트셀(15)의 치수)(a)에서 개구하는 격자형상의 개구패턴을 형성한다. 또한, 이 개구패턴을 상술한 p형 확산층(62)이, 그 피치 간격의 중앙부에 위치하도록 마스크 맞춤하고 있다.
다음에 제28도에 표시하듯이 질화실리콘막(63)을 마스크로하여 피일드산화막
(60)을 에칭하고, 연이어 n+형 에피택셜층(2)을 깊이 1.5㎛정도 웨트 에칭하여 홈(64)을 형성한다.
다음에 제29도에 표시하듯이, 질화실리콘막(63)을 마스크로서 홈(64)부분을 열산화한다. 이것은 LOCOS(Local Oxidation of Silicon) 법으로서 잘 알려진 산화방법이고, 이 산화에 의하여 선택산화막 즉, LOCOS 산화막(65)이 형성되고, 동시에 LOCOS산화막(65)에 의하여 먹힌 n-형 에피택셜층(2)의 표면에 U홈(50)이 형성되고, 또한 홈(50)의 형상이 확정된다.
다음에, 제30도에 표시하듯이, LOCOS산화막(65)을 마스크로서 얇은 피일드 산화막(60)을 투과시켜서 p형 베이스층(16)을 형성하기 위한 보론을 이온주입한다. 이때, LOCOS 산화막(65)과 피일드 산화막(60)의 경계부분이 자기정합 위치로 되고, 이온주입되는 영역이 정확하게 규정된다.
다음에 제31도에 표시하듯이, 접합깊이 3㎛정도까지 열확산된다.
이 열확산에 의하여, 제27도에 표시하는 공정에 있어서, 미리 형성한 p형 확산층(62)과, 제30도에 표시하는 공정에서 주입된 보론의 확산층이 일체로 되고, 1개의 p형 베이스층(16)을 형성한다. 또, p형 베이스층(16)의 영역의 양단면은 U홈(50)의 측변의 위치에서 자기정합적으로 규정된다.
다음에, 제32도에 표시하듯이, 격자 형상의 패턴으로 웨퍼(21)표면에 형성되어 있는 LOCOS 산화막(65)에 의하여 둘러싸인 p형 베이스층(16) 표면중앙부에 남겨진 패턴으로 패터닝된 레지스트막(66)과 LOCOS 산화막(65)을 모드 마스크로서 얇은 피일드산화막(60)을 투과시켜서 n+형 소오스층(4)을 형성하기 위한 인(燐)을 이온주입한다. 이 경우에도 제30도에 표시하는 공정에 있어서, 보론을 이온주입한 경우와 마찬가지로 LOCOS산화막(65)과 피일드 산화막(60)의 경계부분이 자기정합 위치로 되고, 이온주입되는 영역이 정확하게 규정된다.
다음에, 제33도에 표시하듯이 접합깊이 0.5~1㎛ 열화산되어 n+형 소오스층(4)을 형성하고, 동시에 채널(5)도 설정한다. 이 열확산에 있어서, n+형 소오스층(4)의 U홈(50)에 접한 다면은 U홈(50)의 측벽의 위치에서 자기정합적으로 규정된다.
이상 제30도~제33도의 공정에 의하여 p형 베이스층(16)의 접합깊이와 그 형상이 확정된다.
다음에, 제34도에 표시하듯이 LOCOS산화막(65)을 웨트에칭에 의하여 제거하여 U홈(50)의 내벽(51)을 노출시키고, 그 다음 열산화에 의하여 두께 60nm 정도의 게이트 산화막(8)을 형성한다.
다음에, 제35도에 표시하듯이, 웨퍼(21)의 주표면에 두께 400nm정도의 포리실리콘막을 퇴적한다.
다음에, 제36도에 표시하듯이, 패터닝된 레지스트막(68)을 마스크로서 산화막(67)을 투과하여 p형 베이스트 콘텍트층(17)을 형성하기 위한 보론을 이온주입한다.
다음에, 제37도에 표시하듯이 접합깊이 0.5㎛정도 열확산하여 p+형 베이스 콘텍트층(17)을 형성한다.
그리고 제25(b)도에 표시하듯이, 웨퍼(21)의 주표면에 BPSG(Boron Pnosphate Silicate Glass)로서 이루어지는 층간절연막(18)을 형성하여 그 일부분에 콘택트 구멍뚫기를 실시하여 p+형 베이스 콘텍트층(17)과 n+형 소오스층(4)을 노출시킨다. 다시 알루미늄막으로 이루어지는 소오스전극(19)을 형성하여 전기한 콘텍트구멍을 개재하여 p+형 베이스콘텍트층(19)과 n+형 소오스층(4)에 오미크 접촉시킨다. 다시, 알루미늄막 보호용으로서 플라스마 CVD법등에 의하여 질화실리콘 등으로 이루어지는 퍼시베이션막(도시생략)을 형성하고, 또 웨퍼(21)의 이면에는 Ti/Ni/Au의 3층 막으로 이루어지는 드레인막(20)을 형성하여 n+형 반도체기판(1)에 오미크 접촉을 취한다.
그러나, 상기한 국제 공개 WO 93/03502호 공보나 특개 소 62-12167호 공보에 개시된 제조방법은 동방성에칭인 웨트에칭을 사용하였기 때문에 소망의 폭 이상으로 에칭하는 소위 사이드 에칭이 일어나고, 또, 액체 얼룩에 의하여 웨퍼면내에서 균일하게 안정된 홈을 형성할 수 없고, 프로세스의 제어성이 좋지 않다는 문제가 있다.
또, 웨퍼면내에서의 홈의 형상이 불균일하기 때문에, FET의 전기특성의 흐트러짐이 심하다는 문제가 있다. 이 홈 형상의 불균일은 LOCOS산화를 실행하기 전에 실행하는 에칭고정에서 홈 형상이 웨퍼면내에서 흐트러지기 때문이라고 생각된다. 채널홈을 LOCOS 산화막으로서 형성하는 것도 생각할 수 있으나, LOCOS산화 시간의 증대에 의한 채널부에의 결함의 도입이 불어나고 또 홈 측면의 각도가 30도 정도로 민듯하게 되어버려, 셀의 미세화가 될 수 없게 되어, 온 전압의 전하를 바랄 수 없게 되어버린다. 또 LOCOS산화막으로서 채널홈을 형성하면, Si가 산화하면 체적이 약 2배가 된다는 성질상, 채널부에 비틀림이 발생할 가능성도 있다. 따라서, 이 LOCOS산화를 실행하기전에 실행하는 에칭고정, 즉 초기홈 형성공정은 반드시 필요한 공정이다.
이와 같은 관점에서 종형 MOSFET를 전온전압에서 또한 웨퍼면내에서의 전기특성의 균일성을 유지한 그대료 제조하기 위해서는 초기홈을 형성한 다음 채널부에 결함이나 오염물질을 도입하지 않고 LOCOS산화하고, 더욱 홈 형상을 웨퍼면내에서 균일해지도록 LOCOS산화막을 제거할 필요가 있다.
그러나, 상기 공보에 있어서는, 채널의 결함을 줄이는 것과, 채널홈의 형상을 정확하게 제어하는 것을 동시에 할 수 없다는 문제가 있었다.
본 발명은, 상기한 문제에 따른 것이고, 그 목적은 채널부를 홈의 측면에 가진 MOSFET의 제조방법에 있어서 채널부의 결함을 줄이고, 또 홈 형상을 정확하게 제어할 수 있는 제조방법을 얻는 것에 있다.
상기한 목적을 달성하기 위하여 구성된 본 발명의 반도체장치의 제조방법은 아래의 (a)~(f)에 표시하는 특징적 공정을 갖고 있다.
(a) 반도체기판위에 배치된 제1도 전형의 반도체층의 주표면에 소정의 영역에 개구부를 가진 마스크를 형성하는 마스크 성형공정;
(b) 전기한 마스크의 개구부를 통하여, 전기한 반도체층을 케미컬드라이 에칭하고, 전기한 반도체층에 전기한 개구부 보다도 넓은 입구부분, 전기한 주표면과 거의 저면 및 전기한 입구부분과 전기한 저면을 잇는 측면을 가진 제1의 홈을 형성하는 케이컬드라이 에칭공정;
(c) 전기한 제1의 홈을 포함한 영역을 산화함에 의하여, 전기한 제1의 홈 표면에 소정 두께의 산화막을 형성하는 산화공정;
(d) 전기한 산화막에 접하는 상기한 반도체 표면을 포함하도록 전기한 표면쪽에서 제2도 전형의 불순물을 도입하여, 전기한 반도체층내에 제2도 전형의 베이스층을 형성하고, 전기한 베이스층내에 전기한 주표면쪽에서 제1도 전형의 불순물을 도입하여, 제1도 전형의 소오스층을 형성하고 이러한 소오스층 형성시에 전기한 베이스층의 측면에 채널영역을 형성하는 불순물 도입공정;
(e) 전기한 산화막을 제거하여, 전기한 제1의 홈 보다도 깊은 소정의 깊이를 가진 제2의 홈을 형성하는 산화막 제거공정; 및
(f) 적어도 전기한 소오스층과, 전기한 반도체층과의 사이의 전기한 제2의 홈 표면에 게이트 절연막을 개재하여 게이트로 전극을 형성하고, 전기한 소오스층 및 전기한 베이스층에 전기적으로 접촉하는 소오스 전극을 형성하여, 전기한 반도체 기판에 전기적으로 접촉하는 드레인전극을 형성하는 전극형성공정.
또한, 전기한 케이컬드라이에칭 공정은, 동방성에칭 공정일 것이 바람직하고, 특히 4불화 탄소와 산소를 함유한 가스계로서 에칭하는 경우, 이 4불화탄소와 산소의 비율을 제어하는 것으로서 프로세스를 재현성 좋게 실행할 수가 있다.
그 외에, 전기한 케미컬드라이에칭 공정으로서 CCl4, Cl2, SF6, CFCl3, CF2Cl, CF3Cl, CHF3, C3ClF5, F2, NF3, BCl3내의 어느 하나 또는 복수를 함유하는 가스계로서 에칭하는 공정이 체용된다. 이 경우, 에칭효율이 좋다.
또, 전기한 케이컬드라이에칭 공정은, 전리된 가스분위기 중에 있어서, 전기한 반도체층의 위쪽에서의 음극강하가 실질적으로 없는 상태에서 실행되는 것이 바람직하고, 전기한 반도체층의 위쪽에서의 음극강하의 절대치가 10V 미만의 상태에서 실행되는 것이 바람직하다.
또 본 발명의 전기한 산화공정은, 전기한 제1의 홈을 포함한 영역을 선택산화함에 의하여, 전기한 제1의 홈의 표면 및 전기한 마스크와, 전기한 반도체 기판과의 사이에 소정두께의 선택 산화막을 형성하는 선택 산화공정으로 이루어지고, 전기한 불순물 도입공정은, 전기한 선택 산화막에 접하는 전기한 반도체층 표면을 포함하도록 전기한 주표면쪽에서 전기한 제2도 전형의 불순물을 도입하여 전기한 반도체층내에 제2도 전형의 전기한 베이스층을 형성하고 전기한 베이스층 내에 전기한 주표면쪽에서 전기한 제1도 전형의 불순물을 도입하여 제1도 전형의 전기한 소오스층을 형성하는 공정으로 이루어지고, 전기한 산화막제거 공정은, 전기한 선택산화막을 제거하여, 전기한 제1홈 보다도 깊은 소정의 깊이를 가진 제2의 홈을 형성하는 선택산화막 제거공정으로 이루어지는 것이 바람직하다. 여기에서, 전기한 선택산화 공정은, 전기한 마스크 형성공정에서 형성한 전기한 마스크를 사용하여 선택산화 할 수도 있다. 요컨대 새로이 마스크를 형성할 필요가 없고, 위치맞춤도 불필요하게 된다.
또, 본 발명의 전기한 산화막제거 고정은 수용액중에서 전기한 산화막의 표면을 수소로서 중단시키면서 전기한 산화막을 제거하여, 전기한 소정의 깊이를 가진 제1의 홈을 형성한 다음, 전기한 수소로서 종단시킨 전기한 제1의 홈 표면을 산소를 함유한 기체중에서 산화시켜서 전기한 제1의 홈의 표면에 보호용의 산화막을 형성하는 공정일 것이 바람직하다. 여기에서, 전기한 산화막 제거공정은 불산을 포함한 수용액중에서, 전기한 산화막의 표면에 발생하는 댕그링본드를 수소로서 종단시키면서, 전기한 산화막을 제거하는 것을 특징으로 하고 있다. 이것에 의하여, 반응활성을 높은 댕그링본드가 오염물질과 반응하기 전에 수소와 반응하여 안정상태로 되고, 오염물질과 반도체층과의 반응을 방지할 수가 있다. 그 다음, 산소중에 폭로되면, 더욱 안정한 산화막이 형성되고, 제2의 홈 표면이 보호되고, 그 다음의 채널영역의 오염을 피할 수 있다. 즉, 높은 채널 이동도가 얻어져서 저온 전압이 실현된다.
또, 다시 본 발명의 전기한 산화막제거 공정은, 적어도 전기한 산화막의 표면에서는 빛이 조사되지 않는 상태에서 전기한 산화막을 표면에는 제거하는 공정인 것을 특징으로 하고 있다. 따라서, 채널영역이 되는 반도체층이 빛이 조사되는 일은 없다. 그 때문에, 채널영역 근방의 소오스층과 베이스층의 전위는 거의 같아지고, 국소적으로 에칭이 진행하는 것은 방지할 수 있다. 요컨대, 균일한 에칭이 가능해지고 이 결과, 평탄한 채널영역이 얻어져서 높은 이동도를 실현할 수 있다.
상기와 같이 구성된 본 발명에 의하면, 선택산화에 앞서, 저농도의 반도체층의 표면에 소정영역을 케미컬드라이 에칭법에 의하여 제거한다. 케미컬드라이 에칭법은 드라이 에칭법의 일종으로서 프로세스의 제어성이 높고, 웨퍼면내에서는 균일한 에칭이 실행되고 재현성도 높다. 또, 케미컬드라이 에칭법은 드라이에칭 프로세스 중에서는 비교적 피에칭면에 부여하는 데미자가 적다. 그리고, 이 케미컬드라이에칭의 다음에 제1의 홈 표면을 산화한다. 여기에서 산화를 하는 경우, 산화가 개시되는 제1의 홈의 표면에 의하여, 결과로서 얻어지고 반도체층의 산화막과의 경계면의 상태가 다른 것으로 된다. 즉, RIE 등의 물리적 에칭으로 에칭된 면을 산화시켜도, 격자결함이 발생한 그대로 산화가 진행하고 결과로서 얻어지는 반도체층의 표면은 격자결합이 남아버린다. 그러나 본 발명에 있어서는 제1의 홈 표면을 케이컬드라이 에칭법을 사용함에 의하여 심한 결함이 적은 표면을 가진 제1의 홈이 형성되고, 그 표면을 산화시키기 때문에, 산화가 개시될 때부터 균일하게 산화되어, 결과로서 얻어지는 제2의 홈의 표면도 결함이 적은 표면을 얻을 수가 있다. 그리고, 이 제2의 홈의 표면을 채널영역으로서 사용하기 때문에, 낮은 온 저항을 얻을 수 있다. 또, 채널영역용의 홈으로서의 제2의 홈을 형성하기 위하여, 케미컬드라이 에칭과 산화라는 2단계의 공정을 실행하고 있기 때문에, 소망하는 쪽의 제2의 홈을 얻고 싶을 경우에는 산화시키는 폭을 제어하면 되므로, 홈 형상도 정확하게 제어할 수가 있다.
여기에서, 이 케미컬드라이에칭 공정을 동방성이라고 하면 제1의 홈에 모가 없어지고, 이 때문에, 산화에 의하여 형성되는 제2의 홈에도 모가 없어진다.
이 때문에, 드레인·소오스간 내압이 향상한다.
또, 케미컬드라이 에칭고정에 있어서, 반도체층의 위쪽에 실질적으로 음극강하가 없으면(10V 미만)전리된 가스가 반도체 표면에 결함을 부여해버리는 정도의 속도로서 충돌하는 일이 없다. 이 때문에 형성되는 제1홈의 표면을 결함이 매우 적은 표면으로 할 수가 있다.
또, 산화막의 제거를 불산을 함유한 수용액중에서 실행함에 의하여 제거하고 싶을 산화막과 남기고 싶은 반도체층과의 선택비율을 매우 크게 잡을 수가 있어서, 반도체층의 표면을 손상시키지 않고, 산화막을 제거할 수 있다.
또, 선택산화막을 제거하여 얻어진 제2의 홈의 측면의 면방위를 (110)면, (100)면으로 하면, 실리콘에 있어서의 원자적으로 평탄한 측면을 얻을 수 있다. 이 때문에 높은 채널 이동도를 얻을 수가 있다.
또, 선택산화막을 제거하여 얻은 제2의홈의 측면의 면방위를 (111)면으로 하면, 측면의 실리콘 원자는 수소 1개로서 종단되게 되고, 원자적으로 평탄한 측면이 얻어진다. 이 때문에 높은 채널이 동도를 얻을 수가 있다. 여기서에서, 산화막을 제거하는 공정을 PH를 4 이상의 수용액중에서 실행하도록 하면, 제2의 홈의 측면의 실리콘 원자가 수소원자 1개로서 종단되는 율이 더욱 높아져서, 원자적으로 평탄한 (111)면이 얻어지고, 높은 채널 이동도를 얻을 수 있다.
[실시예 1]
아래에 도면을 참조하여 본 발명의 한 실시예를 설명한다.
제1(a)도는 본 발명의 제1실시예에 의한 사각형 유니트셀로서 이루어지는 종단파워 MOSFET의 평면도이고, 동도(b)는 동도(a)에 있어서의 A-A단면도 제2도~제22도는 마찬가지로 종형파워 MOSFET의 제조에 있어서의 각 단계의 설명도이다. 또, 제4도는 p형 베이스층의 중앙부형성을 위하여 보론이온주입을 위한 웨퍼의 단면도. 제5도는 LOCOS산화를 위한 질화실리콘막을 유니트치수(a)의 간격으로서 패터닝한 웨퍼의 단면도. 제8도는 LOCOS산화막이 형성된 웨퍼이 단면도, 제9도는 LOCOS산화막을 마스크로하여 p형 베이스층 형성을 위하여 보론이온주입한 웨퍼의 단면도, 제10도는 열확산에 의하여 p형 베이스층을 형성한 웨퍼의 단면도 제11도는 LOCOS산화막을 마스크로하여 n+형 소오스 층 형성을 위하여 인(燐) 이온주입을 한 웨퍼의 단면도, 제12도는 열확산에 의하여 n+형 소오스층을 형성하나 웨퍼의 단면도, 제18도는 LOCOS산화막을 제거한 다음에 열산화에 의하여 게이트산화막을 형성한 웨퍼의 단면도, 제19도는 게이트산화막 위의 게이터 전극이 형성된 웨퍼의 단면도, 제21도는 p+형 베이스트콘층 형성을 위하여 보론이온 주입을한 웨퍼의 단면도, 제22도는 열확산에 의하여 p+형 베이스콘텍트층을 형성한 웨퍼의 단면도, 그리고 제1(b)도가 층간절연막, 소오스전극 및 드레인 전극을 형성한 웨퍼의 완성단면도이다.
이 실시예의 종형파워 MOSFET는 그 요부, 즉 유니트셀부분을 제1(a), (b)도에 표시하는 바와 같은 구조로서, 이 유니트셀(15)가 피치쪽(유니트셀 치수)(a)에서 평면상 종횡으로 규칙적으로 다수 배치된 상태로 되어 있다.
제1도에 있어서, 웨퍼(21)는 불순물농도가 1020cm-3정도로서, 두께 100~300㎛의 n+형 실리콘으로 이루어지는 반도체기판 (1)위에 불순물밀도가 1016cm-3정도의 두께 7㎛ 전후의 n-형 에피택셜층(2)이 구성된 것이고, 이 웨퍼(21)의 주표면에 유니트셀(15)이 구성된다. 웨퍼(21)의 주표면에 12㎛정도의 유니트셀치수(a)로서 U홈(50)을 형성하기 위하여 두께 3㎛ 정도의 LOCOS산화막을 형성하고, 이 산화막을 마크크로하여 자기정합적인 이중확산에 의하여 접합깊이가 3㎛ 정도의 p형 베이스층(16)과 접합깊이가 1㎛ 정도의 n+형 소오스층(4)가 형성되어 있고, 그것에 의하여 U홈(50)의 측벽부(51)에 채널(5)이 설정된다. 또한 p형 베이스층(16)의 접합깊이는 U홈(50)저변의 에치부(12)에서 브레이크다운에 의한 파괴가 발생하지 않는 깊이로 설정되어 있다. 또, p형 베이스층(16)의 중앙부의 접합깊이가 주위보다 깊어지도록 미리 p형 베이스층(16)의 중앙부에 보론이 확산되어 있고, 드레인·소오스 사이에 고전압이 인가되었을 때에, p형 베이스층(16)의 저면의 중앙부에서 브레이크더운이 일어나도록 설정되어 있다. 또, 이중확산에 후에 이 확산마스크 및 U홈(50) 형성용으로 사용한 LOCOS산화막은 제거되어서 U홈(50)의 내벽에는, 두께가 60㎛정도의 게이트산화막(8)이 형성되고, 더욱 그 위에 두께가 400㎛정도의 보리실리콘으로 이루어지는 게이트전극(9), 두께가 1㎛ 정도의 BPSG로서 이루어지는 층간절연막(18)이 형성되어 있다. 다시, p형 베이스층(16)의 중앙부표면에 접합깊이가 0.5㎛정도의 p+형 베이스 콘텍트층(17)이 형성되고, 층간절연막(18) 위에 형성된 소오스전극(19)과 n+형 소오스층(4) 및 p+형 베이스콘텍층(17)이 콘텍트구멍을 개재하여 오미크 접촉되어 있다. 또, 반도체기판(1)의 이면에 오미크 접촉하도록 드레인전극(20)이 형성되어 있다.
다음에 본 실시예의 제조방법을 기술한다.
첫째, 제2도, 제3도에 표시되듯이, n+형 실리콘으로 이루어지는 면방위가 (100)인 반도체기판(1)의 주표면에 n-형의 에피택셜층(2)을 성장시킨 웨퍼(21)를 준비한다. 이 반도체기판(1)(반도체기판에 상당)은 그 불순물농도가 1020cm-3정도로 되어 있다. 또, 에피터키셜층(2)(반도체층에 상당)은 그 두께가 7㎛ 정도로서 그 불순물 농도는 1016cm-3정도로 되어 있다. 다음에 제4도에 표시되는 바와 같이, 이 웨퍼(21)의 주표면을 열산화하여 두께 60nm정도의 피일드 산화막(60)을 형성하고, 그 다음 레지스트막(61)을 퇴적하여 공지의 포토리도 고정으로서 셀 성형예정위치의 중앙부에 개구한 패턴에 레지스트막(61)을 패터닝한다. 그리고, 이 레지스트막(61)을 마스크로하여 론(B+)을 이온 주입한다.
레지스트 박리후 열확산에 의하여 제5도에 표시하듯이 접합깊이가 3㎛ 정도의 p형 확산층(62)은 최종적으로 후술하는 p형 베이스층(16)의 일부분으로 되고, 드레인·소오스 사이에서 고전압이 인가되었을 때 p형 확산층(62)의 저변부분에서 안정하기 브레이크다운을 일어나게 함에 의하여 CH 서어지성을 향상시키는 목적을 달성한다.
다음에, 제5도에 표시하듯이, 웨퍼(21)의 주표면에 질화실리콘막(63)을 약 200nm 퇴적하고, 이 질화실리콘막(63)(마스크에상당)을 제6도에 표시하듯이 〈011〉 방향으로 수직 및 평행이 되도록 패터닝 하여 피치폭 (유니트셀 (15)의 치수)(a)으로 개구한 격자형성의 개구패턴을 형성한다 (마스크 형성공정에 상당). 또한, 이 개구패턴은, 상술한 p형 확산층(62)이 그 피치간격의 중앙부에 위치하도록 마스크 맞춤하였다.
다음에, 질화실리콘막(63)을 마스크로 하여 피일드 산화막(60)을 에칭하고, 연이어 제7도에 표시하듯이 4불화탄소와 산소가스를 함유한 방전실(702)에서 플라스마를 발생시켜서, 화학적인 활성종을 만들어, 이 활성종을 반응실(703)에 수송하여, 반응실(703)에서 n-형 에피택셜층(a)을 등방적으로 케미컬드라이 에칭하여 홈(64)을 형성한다 (케미컬드라이 에칭고정에 상당).
다음에, 제8도에 표시하듯이, 질화실리콘막(63)을 마스크로하여 홈(64)의 부분을 혈산화한다 (산화공정, 선택산화 공정에 상당). 이것은, LOCOS(Local Oxidation of Silicon)법으로서 잘 알려진 산화방법이고, 이 산화에 의하여 LOCOS 산화막(65)(산화막, 선택산화막에 상당)이 형성되고, 동시에 LOCOS 산화막(65)에 의하여 먹힌 n-형 에티택셜층(a)의 표면에 U홈 (50) (제2의 홈에 상당)이 형성되고, 또한 U형 (50)의 형성이 확정된다.
이때, U홈(50)의 측면과, 기판표면이 이루는 각 (θ)(제8도)을 제어하여 홈의 측면의 채널형성부 면방위가 (111)에 가까운 면이되도록 케이컬드라이브 에칭의 조건과 LOCOS 산화의 조건을 선택한다.
이와 같이 하여 LOCOS 산화에 의하여 형성된 U홈(50)의 내벽표면은 평탄하여 결함이 적고, 그 표면은 제2도에 표시되는 웨퍼(21)의 초기의 주표면과 같은 정도로 표면상태로 양호하다.
다음에, 제9도에 표시하듯이 LOCOS 산화막(65)을 마스크로 하여, 얇은 피일드산화막(60)을 투과시켜서 p형 베이스층(16)을 형성하기 위한 보론을 이온주입한다. 이때 LOCOS 산화막(65)과 피일드 산화막(60)의 경계부분이 자기정합위치가 되고, 이온주입되는 영역이 정확하게 규정된다.
다음에, 제10도에 표시하듯이 접합깊이 3㎛ 정도까지 열확산한다. 이 열확산에 의하여, 제5도에 표시하는 공정에 있어서, 미리 형성하나 p형 확산층(62)과, 제9도에 표시하는 공정에서 주입된 보론의 확산층이 일체가 되고, 1개의 p형 베이스층(16)(베이스층에 상당)을 형성하고, 또, p형 베이스층(16)의 영역의 양단면은 U홈(50)의 측벽위치에서 자기정합적으로 규정된다.
다음에 제11도에 표시하듯이, 결자형상의 패턴으로 웨퍼(21)표면에 형성되어 있는 LOCOS산화막(65)에 의하여 둘러싸인 p형 베이스층(16) 표면중앙부에 남겨진 패턴으로 패터닝된 레지스트막(66)과 LOCOS 산화막(65)과 더불어 마스크로 하여 얇은 피일드 산화막(90)을 투과시켜서 n+형 소오스층(4)(소오스층에 상당)을 형성하기 위한 인(燐)을 이온주입한다. 이 경우에도 제9도에 표시하는 공정에 있어서 보론을 이온주입한 경우와 마찬가지로 LOCOS 산화막(65)과 피일드 산화막(60)의 경계구분이 자기정합위치로 되고, 이온주입되는 영역이 정확하게 규정된다.
다음에 제12도 표시하듯이 접합깊이 0.5~1㎛ 열확산하여 n+형 소오스층(4)을 형성하고, 동시에 채널(5)(채널영역에 상당)도 설정한다. 이 열확산에서 n+형 소오스층(4)영역의 U홈(50)의 에 접한 끝면은 U홈(50)의 측면위치에서 자기정합적으로 규정된다(불순물도입 공정에 상당).
이상, 제9도~제12도의 공정에 의하여 p형 베이스층(16)의 형상에 있어서, 중요한 것은 p형 베이스층(16)의 측면위치가 U홈(50)의 측면에 의하여 규정되고, 자기정합 되어서 열확산되기 때문에 U홈(50)에 대하여 p형 베이스층(16)의 형상은 완전하게 좌우대칭이 된다.
다음에, 제13도에 표시하듯이 LOCOS 산화막(65)을 불산을 함유한 수용액(700) 중에서, 불화암모늄에 의하여 PH가 5정도로 조정된 상태에서 실리콘의 표면을 수소로서 중단시키면서 산화물을 제거하여 U홈(50)의 내벽(51)을 노출시킨다. 이 제거공정은 선택산화막이 형성되어 있는 면에 빛이 닿지않도록 차광포로서 차광하여 실행한다 (산화막 제거공정, 선택산화막 제거공정에 상당).
그 다음, 수용액중에서 집어내어 청정한 공기중에서 건조시킨다.
다음에, 제15도에 표시하듯이, 채널이 형성되는 예정의 p형 베이스층(16)의 U홈의 측면(5)에 (111)면에 형성될때까지 산화막을 형성한다. 이 열산화공정에 의하여, 채널이 형성되는 예정면의 원자 오우더에서의 평탄도가 높아진다.
이 열산화 공정은, 제14도에 표시하듯이, 산화분위기로 유지되고, 약 1000℃에 유지되고 있는 산화로(601)에 웨퍼(21)를 서서히 삽입함에 의하여 실행한다.
이와같이 하면, 산화의 초기는 비교적 낮은온도로서 실행되기 때문에 p형 베이스영역(16), n+형 소오스영역(4)의 불순물이 산화 공정중에 웨퍼외부에 비산하는 것을 억제할 수 있다. 다음에, 제16도에 표시하듯이, 이 산화막(600)을 제거한다. 이 산화막(600)의 제거도, 선택산화막의 제거와 마찬가지로 불산을 함유한 수용액중에서 불화암모늄에 의하여 PH가 5정도로 조정된 상태에서 노출된 실리콘 표면을 수소로서 종단시키면서 실행한다.
이와같은 방법으로 형성된 U홈(50)의 내벽(51)은 평탄도가 높고 또, 결함도 적은 양호한 실리콘 표면이다.
이어서, 제18도에 표시하듯이, U홈(50)의 측면 및 저면에 열산화에 의하여 두께 60mm 정도의 게이트산화막(8)을 형성한다. 이 산화공정은, 전술한 바와같이 산소분위기에 유지되고(제17도 참조), 약 1000℃에 유지되어 있는 산화로(601)에 웨퍼(21)를 서서히 삽입한다. 이와같이 하면, 산화의 초기는 비교적 낮은 온도로서 실행되므로, p형 베이스영역(16), n+형 소오스영역(4)의 불순물이 산화공정중에 웨퍼외부에 비산하는 것을 억제할 수 있다. 게이트산화막(8)의 막절이나, 두께의 균일성, 채널(5)의 계면의 계면준위밀도, 케리어 이동도는 종래의 DMOS와 같은 정도로 양호하다.
다음에 제19도에 표시하듯이, 웨퍼(21)의 주표면에 두께 400mm정도의 포리실리콘막을 퇴적하여, 인접한 2개의 U홈(50)의 상단의 거리(b) 보다도 2β 만큼 짧은 거리(c)만 이간하도록 패터닝하여 게이트전극(9)을 형성한다.
다음에 게이터전극(9)의 끝부분에서 게이트산화막(8)이 두꺼워지도록 산화한다(두꺼운 막부를 형성한다). 이때, 제20도에 표시하듯이, 게이트산화막이 게이트 끝부분에서 두꺼워지는 부분의 길이를 (X)로 하면 β〉X가 되도록 β를 설정한다.
이와같이하여, 반도체영역(4)의 표면의 홈 근방에서 또한, 반도체영역(4)의 평탄부 표면의 불순물밀도에 비하여 표면불순물 밀도가 낮은 반도체영역(4)의 표면부분(501)의 위에서, 게이트산화막(8)이 막두께가 균일하고 얇은부분(박막부)(λ)가 되도록한다. 요컨데, 게이트산화막(8)이, U홈쪽에 형성된 균일하고 얇은 박막부(λ)와, 이 박막부(λ)에 비하여 두껍게 형성된 후막부로서 이루어지고, 이 위에 형성되는 게이트전극(9)은, U홈(50)의 저부에서 박막부(λ) 후막부 위에까지 형성하도록 한다.
이상, 제9도~제19도에 표시하는 공정은 본 실시예에 있어서 가장 중요한 제조공정의 부분이고, LOCOS산화막(65)을 자기 정합적인 이중확산의 마스크로서 사용하고, p형 베이스층(16), n+형 소오스층(4) 및 채널(5)을 형성하고, 다음에, LOCOS산화막(65)을 제거한 다음, 게이트산화막(8)(게이트 절연막에 상당), 게이트전극(9) (게이트전극에 상당)을 형성한다 (게이트전극 형성공정에 상당).
다음에, 제21도에 표시하듯이 패터닝된 레지스트막(68)을 마스크로서 산화막(67)을 투과하여 p+형 베이스콘텍트층(17)을 형성하기위한 보론을 이온주입한다.
다음에 제22도에 표시하듯이, 접합깊이 0.5㎛ 정도 열확산하고 p+형 베이스콘텍트층(17)을 형성한다.
그리고, 제1(b)도에 표시하듯이, 웨퍼(21)의 주표면에 BPSG로서 이루어지는 층간절연막(18)을 형성하여, 그 일부분에 콘텍트 구멍뚫기를 실행하여 p+형 베이스트콘텍트층(17)과 n+형 소오스층(4)을 노출시킨다. 다시, 알루미늄막으로 이루어지는 소오스전극(19) (소오스전극에 상당)을 형성하여, 전기한 콘텍트구멍을 개재하여 p+형 베이스콘텍트층(17)과 n+형 소오스층(4)에 오미크 접촉시킨다. 다시 알루미늄막 보호용으로서 플라스마 CVD법 등에 의하여, 질화실리콘등으로 이루어지는 퍼시베이션막(도시생략)을 형성하고 또, 웨퍼(21)의 이면에는 Ti/Ni/Au의 3층막으로 이루어지는 드레인전극(20)(드레인전극에 상단)을 형성하여 n+형 반도체기판(1)에 오미크 접촉을 취한다(소오스·드레인전극 형성공정, 전극형성공정에 상당).
상기와 같이 구성된 본 실시예의 반도체장치의 제조방법에 의하면, 선택산화에 앞서 저농도의 반도체층의 표면의 소정영역을 케미컬 드라이에칭법에 의하여 제거한다. 케이컬 드라이에칭법은 드라이에칭법의 일종이고, 프로세스의 제어성이 높고 웨퍼면 내에서 균일한 에칭이 실해되고, 재현성도 높다 또, 케미컬드라이에칭법은, 드라이에칭 프로세스 중에서는 비교적 피에칭면에 부여하는 더메이지가 작다. 그리고, 이 케미컬 드라이에칭의 다음에 홈(64)(제1의 홈) 표면을 산화한다. 여기에서 산화를 하는 경우, 산화가 개시되는 홈(64)의 표면에 의하여, 결과로서 얻어지는 n-형 에피택셜층(2)(반도체층)의 산화막과의 경계면의 상태가 다른 것으로 된다. 즉, RIE 등의 물리적 에칭으로서 에칭된 면을 산화시켜도 격자결함이 발생하나 그대로 산화가 진행하여, 결과로서 얻어지는 n-형 에피택셜층(2)의 표면은 격자결함이 남아버린다. 그러나, 본 발명에 있어서는 홈(64) 표면을 케미컬 드라이에칭법을 사용함에 의하여, 높은 결함이 적은 표면을 가진 홈(64)이 형성되어, 그 표면을 산화시키기 때문에, 산화가 개시될 때부터 균일하게 산화되어 결과로서 얻어지는 U홈(50)의 표면도 결함이 적은 표면을 얻을 수 있다. 그리고, 이 U홈(50)의 표면을 채널영역으로서 사용하기 위하여 낮은 온 저항을 얻을 수 있다.
또, 채널영역용의 홈으로서의 U홈(50)을 형성하기 위하여, 케미컬 드라이에칭과 산화라는 2단계의 공정을 실행하고 있기 때문에, 소망인 포의 U홈(50)을 얻고싶은 경우에는 산화시키는 폭을 억제하면 되므로, 홈 형상도 정확하게 억제할 수 있다.
또, 본 실시예에 의하면, 케미컬 드라이에칭 공정은 등방성이므로, 홈(64)에 모가 없어지고, 이 때문에 산화에 의하여 형성되는 U홈(50)에도 모가 없어진다. 이 때문에, 드레인·소오스 사이의 내압이 향상된다. 또, 홈(64)의 n-형 에피택셜층(2) 표면부근의 각도가 90도에 가까워지고 선택산화후에 형성되는 U홈(50)의 측면경사각을 급각도로 할 수가 있어서 셀사이즈를 축조하여 저온 전압을 얻을 수 있다.
또, 케미컬 드라이에칭 공정이 4불화탄소와 산소를 가스중에 함유하므로, 4불화탄소와 산소의 비에 의하여 프로세스를 정확하게 재연성 좋게 실행할 수 있다.
또, 본 실시예에 의하면, 케미컬 드라이에칭 공정에서, 반도체기판 (1) 또는 n-형 에피텍셜층(2)의 위쪽에 실질적으로 음극강하에 없기 때문에, 전리된 가스가 n-형 에피택셜층(2) 표면에 결함을 부여할 정도의 속도로서 충돌하는 일이없다.
이 때문에, 형성되는 홈(64)의 표면을 결함이 매우 적은 표면으로 할 수 있다.
다시, 본 실시예에 의하면 산화공정은 홈(64)을 선택산화하는 선택산화 공정이기 때문에, 홈(64)의 깊이를 깊게할 수 있다. 그리고, 선택산화 공정의 마스크를 케미컬 드라이에칭 공정에서 사용한 마스크를 그대로 사용하기 때문에 새로운 마스크를 사용할 필요가 없고 또, 위치맞춤도 필요없다.
또, 산화공정 다음에 산화막을 제거하여, 채널영역을 노출시키는 공정을, 수용액중에서 n-형 에피택셜층(2)의 표면의 던그링본드를 수소로서 종단시키면서 실행한다. 이것에 의하여, 반응활성이 높은 던그링본드가 오염물질과 반응하기전에 수소와 반응하여 안정상태로 되고, 오염물질과 n-형 에피텍셜층(2)과의 반응을 방지할 수 있다. 그 다음, 산소 중에 폭로하면, 다시 안정된 산화막이 형성된 U홈(50) 표면을 보호하기 때문에, 그 다음의 채널영역의 오염을 피할 수 있어서, 높은 채널 이동도가 얻어지고, 저온전압을 얻을 수 있다.
또, 산화막의 제거를 불산을 함유한 수용액중에서 실행하므로, 제거하고 싶은 산화막과 남기고 싶은 n-형 에피텍셜층(2)과의 선택비율을 매우 크게 잡을 수 있기 때문에, n-형 에피텍셜층(2)의 표면을 손상시키지 않고 산화막을 제거할 수가 있다.
다시 선택산화막과 자기정합적으로 베이스층, 소오스층을 형성하기 위하여, 위치 맞춤이 필요없게 된다. 따라서, 정확한 위치에 베이층, 소오스층을 형성할 수 있어서, 소자의 저면적화가 가능해진다.
또, 산화막을 제거하는 동안은 산화막 표면에 빛을 조사하지 않음에 의하여, 산화막을 통하여 채널영역이 되는 반도체층에 빛이 조사된다는 일이 없어진다. 이 때문에, 채널영역 부근의 n+형 소오스층(4)과 p형 베이스층(16)과의 전위가 대략 같아져서, 국소적으로 에칭진행이 방지할 수 있어서, 균일한 에칭을 실행할 수 있다. 이 결과, 평탄한 채널영역이 얻어지고 높은 이동도를 얻을 수 있다.
그리고, 선택산화막을 제거하여 얻은 U홈(50) 측면의 면방위를 (111)면으로 하고 있다. 측면의 실리콘 원자는 수소 1개로서 종단되게 되어, 원자적으로 평탄한 측면이 얻어진다. 이 때문에 높은 채널 이동도를 얻을 수 있다. 또, 산화막을 제거하는 공정을 PH를 4 이상의 수용액중에 실행하므로, U홈(50) 측면의 실리콘 원자가 수소원자 1개로서 종단시키는 율이 더욱 높아져서 원자적으로 평탄한(111)면이 얻어지고, 높은 채널 이동도를 얻을 수 있다.
요컨데, 상기한 실시예에서는 면방위가 (100)의 실리콘 기판표면을 사용하고, 실리콘 기판표면의 〈011〉 방향으로 대략 직각 또는, 대략 평행으로 패터닝한 내산화성 마스크를 사용하여, 에칭 및 선택산화의 조건을 선택하고, 홈의 측면과 기판표면이 이루는 각도(θ)를 정확하게 제어하는 것으로서, 홈의 측면을 (ABB) (단지, A, B는 정수)의 면지수인 등가결정면으로 하도록 되어 있다. 이것에 의하여 U홈(50)의 측면을 결정면으로 할 수 있어서, 채널 이동도를 높게할 수 있기 때문에 온저항을 저감시킬 수 있다. 여기에서 홈(50)의 측면과, 기판표면이 이루는 각도(θ)를 54.7도로 제어하면, 실시예와 같이 홈의 측면을 고이동도를 가진 (111)의 등가결정면으로 할 수 있어서, 온저항을 저감할 수 있다.
또, 본 실시예에서는 제20도에 표시하듯이, 반도체영역(4) 표면의 홈 근방의 표면 불순물 밀도가 낮은 부분(501)에서는 게이트산화막(8)은 막 두께가 균일하여, 얇은 박막부(λ)이다. 따라서 게이트전극(9)과 소오스전극(19)사이에 전압이 인가되면, 전계가 완화되지 않기 때문에 표면에 전자가 축적되어, 표면전자 밀도가 증가하고 소오스층(4)의 저항이 저하하여, 온 저항을 저하시킬 수 있다.
또, 게이트전극 끝부분에서는 게이트산화막(8)의 막두께가 두꺼운 후막부(X)이기 때문에 전계가 완화되어, 게이트산화막(8)의 수명이 연장된다.
또, 상기한 설명에서는 표면 불순물 밀도의 낮은 부분(501)에서, 게이트산화막(8)의 막두께가 얇은 박막부(λ)인 경우에 대해서만 설명하였으나, 게이트산화막(8)의 막뚜께가 균일하지 못한 경우에도, 게이트산화막(8)을 개재하여, 게이트전극(9)이 형성되어있기 때문에, 표면에 전자가 축적되어, 표면전자 밀도가 증가하므로, 온 저항을 저하시킬 수 있다.
또, 제23도에 표시하듯이, 반도체영역(21) 표면의 홈 근방의 반도체영역(4)의 표면에서 또한 반도체영역(4)의 평탄부 표면의 불순물 밀도에 비하여 적어도 불순물 밀도가 낮은 반도체영역(4)의 표면부분(501) 위의 게이트산화막위에 게이트전극(9)이 β만큼 연장한 구조로하여도 무방하다.
이하에 제23도의 효과를 기술한다.
게이트전극(9)과 소오스전극(19) 사이에 전압이 인가되면, 반도체영역 표면의 평탄부에서 홈 근방의 불순물 밀도가 낮은 표면부분(501)에서는, 이 낮은 부분의 위쪽에 β만큼 연장하여 형성된 게이트전극(9)에 의하여 전자가 축적되어, 표면 전자밀도가 증가하기 때문에 소오스층(4)의 저항이 저하하여, 온 저항을 저하시킬 수 있다.
이상 설명한 바와 같이, 종래 REI 등의 물리적 에칭이나 웨트에칭 다음에 LOCOS 산화하는 것에 의하여, 초기 홈(제1의 홈, 즉 홈(64)) 형성시에 도입된 격자결합은 LOCOS 산화 및 그 LOCOS 산화막의 제거에 의하여 제거되는 것으로, 생각하고 있었다. 그러나, 본 발명자들이 실제로 시작해본바, 초기홈도입시에 도입된 격자결함을 제거되지 않고, 채널영역 표면에 남아버린다는 것이 확인되었다.
그리고 결과로서 드레인-소오스간의 리크전류의 원인이되는 것을 알게되었다.
이 결과로부터, 초기홈을 형성할 때, 처음부터 결함이 없는 프로세스로서 실행할 필요가 있다는 것을 알게 되었다. 그러나, 무결합의 프로세스로서 웨트에칭과 마찬가지로 알려진 케미컬 드라이에칭은 웨트에칭 보다도 에칭속도가 늦고, 또 웨트에칭과 마찬가지로 등방성 에칭이기 때문에 사이드에칭이 발생하여 미세화에는 부적합하다. 따라서, 미세화로서 채널길이를 채널길이를 짧게함에 의하여 채널저항, 온저항의 저감을 실행하는 현재의 기술으로서는, 케미컬 드라이에칭은 홈 형성공정에는 부적합하다고 생각되고 있었다. 그러나, 에칭 다음에 LOCOS 산화함에 의하여 초기홈(제1의 홈, 즉 홈(64))을 형성하는 제조방법에 있어서, 에칭에 소요되는 시간은 케미컬 웨트에칭도 케미컬 드라이에칭도 그다지 다르지않고, 그럼에도 불구하고 최종적으로 얻어지는 채널영역 표면의 격자결함이 매우 적어지고, 또 임의의 지수면이 정확하게 형성된다는 것을 알았다.
이상, 본 발명에 제1실시예에 의거하여 구체적으로 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 그 요지를 벗어나지않는 범위에서 각종 변경이 가능하다는 것을 말할것도 없다. 예컨데, 제13도에 표시되는 불산을 함유한 수용액중에서의 LOCOS 산화막을 제거한 다음, 본 실시예에서는 자연산화에 의하여 실리콘표면을 자연산화막으로 보호하였으나, 이 공정을 고온, 예컨대 900℃에서 실행하여도 된다. 그리고 n형 소오스층 p형 형성을 LOCOS 산화막을 제거한 다음에, 레지스트마스크를 사용하여 실행하여도 좋다.
또, 선택산화막을 제거하여 얻은 홈 측면을 면방위가 저지수면의 (110)면이나 (100)면이되도록, 기판의 면방위, 패턴닝형상을 선택하여도 무방하다.
다음에 홈 측면의 면방위가 (110)면이 되는 제조방법을 기술한다.
제1실시예와 상이한 부반만을 설명한다.
제6도의 질화실리콘막 패터닝공정을 제24도에 표시하듯이, 질화실리콘막(63)을 〈011〉 방향으로 수직 및 평행하게 되도록 패터닝하여, 피치폭(a)에서 개구하는 격자형성의 개구패턴을 형성한다.
이 질화실리콘막(63)을 마스크로하고, 케이컬 드라이에칭 및 LOCOS 산화를 한다. 이 때, 홈의 측면과 기판표면이 이루는 각도인 제8도의 (θ)를 제어하여, 홈 측면의 채널형성부의 면방위가 (110)에 가까운 면이 되도록 케미컬 드라이에칭 조건과 LOCOS 산화의 조건을 선택한다.
제15도에 표시하는 산화공정에서 채널이 형성될 예정의 p형 베이스층(16)의 U홈의 측면(5)을 (110)면이 형성될때까지 산화막을 형성하도록 하여 이하, 상술한 공정을 실행하도록 하면 된다.
아래에 이 제2실시예의 효과를 기술한다. 홈의 측면을 고이동도를 보유한(110)의 결정면으로 하는것으로서 채널 이동도를 높일수 있기 때문에, 온 저항을 저감시킬 수 있다.
또, 홈의 측면을 (110)의 결정면으로 하는 경우에 대해서만 설명하였으나, 홈의 측면을 (ABO) (단, A, B는 정수)의 결정면으로 하는 것으로서도 채널 이동도를 높일수가 있어서, 온 저항을 저감할 수 있다.
요컨데, 면방위가 (100)의 실리콘 기판표면을 사용하여, 기판표면의 〈001〉 방향으로 대략 직각 또는 대략 평행으로 패터닝한 내산화성 마스크를 사용하여, 에칭 및 선택산화의 조건을 선택하고, 홈의 측면과 기판표면이 이루는 각도(θ)를 제어하므로서, 홈의 측면을 (ABO) (단, A, B는 정수)의 면지수인 등가인 결정면으로 할 수 있다. 이것에 의하여 홈 측면을 결정면으로 할 수 있어서 채널이동도를 높일 수 있으므로 온 저항을 저감할 수 있다. 특히, 제2실시예와 같이 홈의 측면과 기판표면이 이루는 각도를 45.0도에 제어하므로서, 홈의 측면의 고이동도를 보유한 (110)의 등가의 결정면으로 할 수 있어서, 온 저항을 저감할 수 있다.
또, 상기한 제1, 제2실시예의 설명에서는 면방위가 (100)의 기판표면을 사용하고, 전기한 기판표면의 〈011〉 방향 또는 〈001〉 방향으로 직각 및 평행으로 패터닝한 내산화성 마스크를 사용한 경우에 대하여 설명하였으나, 이 조건에서 조금 벗어난 조건에서도 홈 측면의 4개면의 이동도 계면준위가 대칭성좋게 형성되는 경우에는 당연히 본 발명에 포함된다.
또, 상기한 실시예에서는 격자형상의 패턴을 사용하였으므로, 〈011〉 방향 또는 〈001〉 방향으로 직각 및 평행으로 패터닝하였으나, 본 발명은 이것에 한정되지 않고, 스트라이프 형상의 패턴을 사용하는 경우에는 적용할 수 있어서 〈011〉 방향 또는, 〈001〉 방향으로 직각 또는 평행에서의 패터닝의 어느 한쪽이라도 좋다.
또한, 상기한 각종의 실시예에서는 중형파워 MOSFET에 적용한 경우에는 대해서만 설명하였으나, 그것에 한정되지 않고, 이와같은 종형파워 MOSFET를 짜넣은 파워 MOSIC에 적용하여도 된다. 더더욱, 본 실시예에서는 반도체기판으로서 n+형 반도체기판을 사용한 종형파워 MOSFET에 대하여 설명하였으나, p+형 반도체기판을 사용한 절연게이트형 바이포오라(bipolar) 트렌지스터(IGBT)의 게이트구조에도 적용할 수가 있다.
또, 케미컬 드라이에칭 공정을 CCl4, Cl2, SF6, CFl3, CF2Cl2, CF3Cl, CHF3, C3ClF5, F2, NF3, BCl3중의 어느 하나 또는 복수를 함유한 가스계로서, 실행하여도 좋다.
이것에 의하여, 효율적인 에칭을 할 수 있다. 다시, 본 실시예에서는 반도체 기판에 전압을 인가하지 않고 실행하였으나, 케미컬 드라이에칭 공정은 전리된 가스분위기 주에서 전기한 반도체층 위쪽에서의 음극강하의 절대치가 10V 미만의 상태에서 실행하도록하면 좋다. 이 경우에도 전리되느 가스가 반도체층 표면에 결함을 부여할 정도의 속도로서 충돌하는 일은 없다. 그리고, 형성되는 홈(64)의 표면을 결함이 매우 적은 표면으로 할 수 있다. 또, 본 실시예에서는 n채널형에 대하여서면 설명했으나, n형과 p형 반도체의 형을 바꾸어 넣은 채널형에 대해서도 마찬가지 효과가 있다는 것을 말할 나위가 없다.

Claims (23)

  1. 반도체기판 위에 배치된 제1도 전형의 반도체층 주표면 위에 소정영역에 개구부를 보유한 마스크를 형성하는 마스크 형성공정과, 전기한 마스크의 개구부를 통하여, 전기한 반도체층을 케미컬 드라이에칭하여, 전기한 반도체층에 전기한 개구부 보다 넓은 입구부분, 전기한 주표면과 대략 평면의 저면(底面) 및 전기한 입구부분과 전기한 저면을 연결하는 측면을 보유한 제1의 홈을 형성하는 케미컬 드라이에칭 공정과, 전기한 제1의 홈 포함한 영역을 산화함에 의하여, 전기한 제1홈의 표면에 소정 두께의 산화막을 형성하는 산화공정과, 전기한 산화막에 접하는 전기한 반도체표면을 포함하도록 전기한 주표면쪽에서 제2도 전형의 불순물을 도입하여 전기한 반도체층 내에 제2도 전형의 베이스층을 형성하고, 전기한 베이스층 내에 전기한 주표면쪽에서 제1도 전형의 불순물을 도입하여 제1도 전형의 소오스층을 형성하고, 이러한 소오스층 형성시에 전기한 베이스층의 측벽을 채널영역을 형성하는 불순물 도입공정과, 전기한 산화막을 제거하여, 전기한 제1홈 보다 깊은 소정의 깊이를 가진 제2의 홈을 형성하는 산화막 제거 공정과, 적어도 소오스층과 전기한 반도체층과의 사이의 전기한 제2의 홈 표면에 게이트절연막을 개재하여, 게이트전걱을 형성하고, 전기한 소오스층 및 전기한 베이스층에 전기적으로 접촉하는 소오스전극을 형성하고, 전기한 반도체기판을 전기적으로 접촉하는 드레인전극을 형성하는 전극형성 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 전기한 케미컬 드라이에칭 공정이 등방성에칭 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항 또는 제2항에 있어서, 전기한 케미컬 드라이에칭 공정은 4불화탄소와 산소를 함유한 가스계로서 에칭하는 공정으로서 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항 또는 제2항에 있어서 전기한 케미컬 드라이에칭 공정은 CCl4, Cl2, SF6, CFCl3, CF2Cl2, CF3Cl, CHF3, C3ClF5, F2, NF3, BCl3, 중의 어느 1개 또는 복수를 함유한 가스계로서 에칭하는 공정으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항~제4항의 어느 항에 있어서, 전기한 케미컬 드라이에칭 공정은 전리된 가스분위기 중에서 전기한 반도체층 위쪽에서의 음각강하가 실질적으로 없는 상태에서 실행되는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항~제4항의 어느항에 있어서, 전기한 케미컬 드라이에칭 공정은, 전리된 가스 분위기 중에서, 전기한 반도체층 위쪽에서의 음극강하의 절대치가 10V 미만의 상태에서 실행되는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제1항~제6항의 어느항에 있어서, 전기한 산화공정은 제1의 홈을 포함한 영역을 선택산화함에 의하여, 전기한 제1홈의 표면 및 전기한 마스크와 전기한 반도체기판과의 사이에 소정 두께의 선택산화만을 형성하는 선택산화공정으로 이루어지고, 전기한 불순물도입 공정은, 전기한 선택산화막에 접하는 전기한 반도체층 표면을 포함하도록 전기한 주표면쪽에서 전기한 제2도 전형의 불순물을 도입하여, 전기한 반도체층 내에 제2도 전형의 전기한 베이스층을 형성하고, 전기한 베이스층내에 전기한 주표면쪽에서 전기한 제1도의 전형의 불순물을 도입하여, 제1도 전형의 소오스층을 형성하는 공정으로 이루어지고, 전기한 산화막 제거공정은 전기한 선택산화막을 제거하여, 전기한 제1의 홈 보다도 깊은 소정의 깊이를 가진 제2의 홈을 형성하는 선택산화막 제거공정으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제7항에 있어서, 전기한 선택산화공정은, 전기한 마스크 형성공정에서 형성한 전기한 마스크를 사용하여 선택산화하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제7항 또는 제8항에 있어서, 전기한 선택산화 공정은 전기한 제1홈의 표면 및 전기한 마스크와, 전기한 반도체와의 사이에 소정 두께의 선택산화막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제7항 또는 제8항에 있어서, 전기한 선택산화공정은 전기한 케미컬 드라이에칭 공정에 의하여 발생한 전기한 제1의 홈을 포함하는 영역을 선택산화하는 것에 의하여, 전기한 제1의 홈 표면에 소정 두께의 제1의 선택산화막을 형성하고 또, 전기한 마스크와 전기한 반도체기판과의 사이에 전기한 입구부분에서 멀어질수록 얇아지는 제2의 선택산화막을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제1항~제10항의 어느 것에 있어서, 전기한 산화막 제고공정을 수용액중에서 전기한 산화막의 표면을 수소로서 종단시키면서 전기한 산화막을 제거하여, 전기한 소정의 깊이를 가진 제1의 홈을 형성한 다음, 전기한 수소로서 종단시킨 전기한 제1의 홈 표면을 산소를 함유한 기체중에서 산화시켜서, 전기한 제1홈 표면에 보호용의 산화막을 형성하는 공정임을 특징으로 하는 반도체 장치의 제조방법.
  12. 제11항에 있어서, 전기한 산화막 제거공정은 불소를 함유한 수용액 중에서, 전기한 산화막표면에 발생하는 뎅그링본드를 수소로서 종단시키면서, 전기한 산화막을 제거하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제1도 전형의 반도체기판의 주표면 위에, 소정영역에 개구부를 가진 마스크를 형성하는 형성공정과, 전기한 마스크의 개구부를 통하여 전기한 반도체기판을 에칭하여 전기한 반도체기판에, 전기한 개구부 보다도 넓은 입구부분을 가진 제1의 홈을 형성하는 에칭공정과, 전기한 제1의 홈을 포함한 영역을 선택산화하는 것에 의하여, 전기한 제1홈의 표면 및 전기한 마스크와 전기한 반도체기판과의 사이에 소정 두께의 선택 산화막을 형성하는 선택산화공정과, 전기한 선택산화막의 측면에 접하는 전기한 반도체기판표면을 포함하는 전기한 주표면쪽에서 제2도 전형의 불순물을 확산시켜서 제2도 전형의 베이스층을 형성하고, 전기한 베이스층 내에 전기한 주표면쪽에서 제1도 전형의 불순물을 확산시켜서 제1도 전형의 소오스층을 형성하고, 전기한 베이스층의 측벽에 채널을 형성하는 불순물 도입공정과, 수용액중에서 전기한 선택산화막의 표면을 수소로서 종단시키면서 전기한 선택산화막을 제거하여, 전기한 제1홈 보다도 깊은 소정의 깊이를 가진 제2의 홈을 형성한 다음, 전기한 수소로서 종단시킨 전기한 제2홈의 표면을 산소를 함유한 기체중에서 산화시켜서 전기한 제2홈의 표면을 보호용의 산화막을 형성하는 선택산화막 제거공정과, 전기한 제2의 홈 표면에 게이트산화막을 개재하여 전극을 형성하고, 전기한 소오스층 및 전기한 베이스층에 전기적으로 접촉하는 소오스전극을 형성하고, 전기한 반도체기판의 다른 주면쪽에 전기적으로 접촉하는 드레인전극을 형성하는 전극 형성공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제1항~제13항의 어느것에 있어서, 전기한 제2홈의 내벽을 산화하여 게이트산화막을 형성하여, 이 게이트산화막 위에 게이트전극을 형성하는 전극 형성공정과, 전기한 소오스층 및 전기한 베이스층에 모두 전기적으로 접촉하는 소오스전극을 형성하고, 전기한 반도체기판의 다른 주면쪽에 전기적으로 접촉하는 드레인전극을 형성하는 소오스·드레인전극 형성공정으로 이루어지는 것을 특징으로하는 반도체장치의 제조방법.
  15. 제7항~제14항의 어느것에 있어서, 전기한 불순물 도입 공정은, 전기한 선택산화막과 자기정합적으로 전기한 주표면쪽에서 전기한 제2도 전형의 불순물을 확산시켜서, 전기한 제1홈의 표면에 전기한 베이스층을 형성하고, 또, 전기한 선택산화막과 자기정합적으로 전기한 주표면쪽에서 전기한 베이스층내에 전기한 제1도 전형의 불순물을 확산시킴으로서, 전기한 소오스층을 형성하는 것을 특징으로하는 반도체장치의 제조방법.
  16. 제1항~제15항의 어느것에 있어서, 전기한 산화막 제거공정은, 적어도 전기한 산화막의 표면에는 빛이 조사되지 않는 상태에서 전기한 산화막을 제거하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제1항~제16항의 어느것에 있어서, 전기한 반도체층은 실리콘으로 이루어지고, 다시 전기한 산화막 제거공정은, 전기한 산화막을 제거하여 얻은 제2홈의 측면의 채널 형성부의 면방위가 (110)면, (100)면의 어느 하나가 되도록 전기한 산화막을 제거하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제1항~제16항의 어느것에 있어서, 전기한 반도체층은 실리콘으로 이루어지고 다시 산화막 제거공정은, 전기한 산화막을 제거하여 얻은 제2홈 측면의 채널형성부의 면방위가 (111)면이 되도록 전기한 산화막을 제거하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제18항에 있어서, 전기한 산화막 제거공정은, PH가 4보다 큰 용액으로서, 전기한 산화막을 제거하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  20. 반도체기판의 한 주면쪽에 이 반도체기판 보다도 저불순물 농도인 것으로서 제1도 전체의 반도체층을 형성하고, 이 저농도의 반도체층의 표면을 주표면으로하여 그 소정영역을 선택산화함에 의하여, 이 소정영역의 전기한 반도체층 내에 전기한 주표면보다 소정의 깊이를 가진 선택산화막을 형성하는 선택 산화공정과, 전기한 선택산화막의 측면에 접하는 전기한 반도체층 표면에 채널을 형성할 수 있도록, 제2도 전형과 제1도 전형의 불순물을 전기한 주표면에서 확산하고, 이 확산에 의하여, 전기한 채널의 길이를 규정함과 동시에 제2도 전형의 베이스층과 제1도 전형의 소오스층을 형성하고, 전기한 반도체층을 제1도 전형의 드레인층으로하는 불순물 도입공정과, 전기한 선택산화막을 제거하여 전기한 소정의 깊이를 가진 홈 구조를 형성하는 선택산화막 제거공정과, 전기한 채널이 되는 부분을 포함한 전기한 홈의 내벽을 산화하여 게이트 산화막으로 하고, 전기한 게이트산화막 위에 게이트전극을 형성하는 게이트형성공정과, 전기한 소오스층 및 전기한 베이스층에 모든 전기적으로 접촉하는 소오스전극과, 전기한 반도체기판의 다른 주면쪽에서 전기적으로 접촉하는 드레인전극을 형성하는 소오스 드레인전극 형성공정을 포함한 반도체장치의 제조방법에 있어서 전기한 반도체기판 표면의 면방위가 (100)으로 설정되고, 전기한 선택산화 공정의 내산화성 마스크가 전기한 반도체기판 표면의 〈011〉 방향에 대하여 대략 직각 또는 대략 평행으로 패터닝되고, 전기한 홈 측면의 면방위를 (ABB) (단, A, B는 정수)으로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제20항에 있어서, 전기한 홈 측면의 면방위를 (111)로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 반도체기판의 한 주면쪽에 이 반도체기판 보다도 저불순물 농도인 것으로서 제1도 전형의 반도체층을 형성하고, 이 저농도인 반도체층의 표면을 주표면으로하여, 그 소정영역을 선택산화하는 것에 의하여, 이 소정영역의 전기한 반도체층내에 전기한 주표면보다 소정의 깊이를 가진 선택산화막을 형성하는 선택산화공정과, 전기한 선택산화막의 측면에 접하는 전기한 반도체층 표면에 채널을 형성할 수 있도록, 제2도 전형과 제1도 전형의 전기한 주표면에서 확산하고, 이 확산에 의하여 전기한 채널의 길이를 규정함과 동시에 제2도 전형의 베이스층과 제1도 전형의 소오스층을 형성하는, 전기한 반도체층을 제1도 전형의 드레인층으로하는 불순물도입 공정과, 이 전기한 선택산화막을 제거하여, 전기한 소정의 깊이를 가진 홈 구조를 형성하는 선택산화막 제거공정과, 전기한 채널이도로 부분을 포함한 홈의 내벽을 산화하여 게이트 산화막으로 하고, 전기한 게이트산화막 위에 게이트전극을 형성하는 게이트형성공정과, 전기한 소오스층 및 전기한 베이스층에 함께 전기적으로 접촉하는 소오스전극과, 전극한 반도체기판의 다른 주면쪽에 전기적으로 접촉하는 드레인전극을 형성하는 소오스·드레인전극 형성공정을 포함한 반도체장치의 제조방법에 있어서 전기한 반도체기판 표면의 면방위가 (100)으로 설정되고, 전기한 선택산화공정의 내산화성 마스크가 전기한 반도체기판 표면 〈001〉 방향에 대하여 대략 직각 또는 대략 평행으로 패터닝되고, 전기한 홈 측면의 면방위가 (ABO) (단, A, B는 정수)로 설정되는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제22항에 있어서, 전기한 홈 측면의 면방위를 (110)으로 설정하는 것을 특징으로하는 반도체장치의 제조방법.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603173B1 (en) 1991-07-26 2003-08-05 Denso Corporation Vertical type MOSFET
JP3400846B2 (ja) * 1994-01-20 2003-04-28 三菱電機株式会社 トレンチ構造を有する半導体装置およびその製造方法
JP3412332B2 (ja) * 1995-04-26 2003-06-03 株式会社デンソー 半導体装置
US6107661A (en) * 1995-09-29 2000-08-22 Nippondenso Co., Ltd. Semiconductor device and method of manufacturing same
JP3528420B2 (ja) * 1996-04-26 2004-05-17 株式会社デンソー 半導体装置およびその製造方法
JP3917698B2 (ja) * 1996-12-12 2007-05-23 株式会社半導体エネルギー研究所 レーザーアニール方法およびレーザーアニール装置
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US7248232B1 (en) 1998-02-25 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Information processing device
JP3514178B2 (ja) 1998-09-16 2004-03-31 株式会社デンソー 半導体装置の製造方法
JP3405697B2 (ja) * 1999-09-20 2003-05-12 ローム株式会社 半導体チップ
US6893923B2 (en) * 2001-03-21 2005-05-17 International Rectifier Corporation Reduced mask count process for manufacture of mosgated device
US6855584B2 (en) * 2001-03-29 2005-02-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7253032B2 (en) 2001-04-20 2007-08-07 Semiconductor Energy Laboratory Co., Ltd. Method of flattening a crystallized semiconductor film surface by using a plate
JP4854866B2 (ja) * 2001-04-27 2012-01-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6828628B2 (en) * 2003-03-05 2004-12-07 Agere Systems, Inc. Diffused MOS devices with strained silicon portions and methods for forming same
JP3715971B2 (ja) * 2003-04-02 2005-11-16 ローム株式会社 半導体装置
JP3742400B2 (ja) * 2003-04-23 2006-02-01 株式会社東芝 半導体装置及びその製造方法
US20070117287A1 (en) * 2005-11-23 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus
US20080124937A1 (en) * 2006-08-16 2008-05-29 Songlin Xu Selective etching method and apparatus
CN112992682A (zh) 2019-12-13 2021-06-18 华润微电子（重庆）有限公司 沟槽型场效应晶体管结构及其制备方法
CN112405337B (zh) * 2021-01-22 2021-04-09 湖北鼎汇微电子材料有限公司 一种抛光垫及半导体器件的制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57139965A (en) * 1981-02-24 1982-08-30 Toshiba Corp Manufacture of semiconductor device
JPS5893275A (ja) * 1981-11-30 1983-06-02 Toshiba Corp 半導体装置
US4574466A (en) * 1984-12-10 1986-03-11 Gte Communication Systems Corporation High quality gate oxides for VLSI devices
ATE45248T1 (de) * 1984-12-13 1989-08-15 Siemens Ag Verfahren zum herstellen einer die aktiven bereiche einer hochintegrierten cmos-schaltung trennenden isolation.
JPS61199666A (ja) * 1985-03-01 1986-09-04 Hitachi Cable Ltd 電界効果トランジスタ
US4735824A (en) * 1985-05-31 1988-04-05 Kabushiki Kaisha Toshiba Method of manufacturing an MOS capacitor
JPS6212167A (ja) * 1985-07-10 1987-01-21 Tdk Corp 溝部を有する縦形半導体装置の製造方法
JPS63250852A (ja) * 1987-04-08 1988-10-18 Sony Corp 半導体装置
JPS63266882A (ja) * 1987-04-24 1988-11-02 Hitachi Ltd 縦型絶縁ゲ−ト電界効果トランジスタ
US4859621A (en) * 1988-02-01 1989-08-22 General Instrument Corp. Method for setting the threshold voltage of a vertical power MOSFET
JPH0286136A (ja) * 1988-09-22 1990-03-27 Hitachi Ltd 半導体素子およびその製造方法
JPH0458532A (ja) * 1990-06-27 1992-02-25 Sharp Corp 半導体装置の製造方法
JPH0758792B2 (ja) * 1990-08-07 1995-06-21 株式会社半導体エネルギー研究所 縦チャネル型絶縁ゲイト型電界効果半導体装置の作製方法
EP0550770B1 (en) * 1991-07-26 1997-11-12 Denso Corporation Method of producing vertical mosfets
US5910669A (en) * 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
US5316959A (en) * 1992-08-12 1994-05-31 Siliconix, Incorporated Trenched DMOS transistor fabrication using six masks
DE4300806C1 (de) * 1993-01-14 1993-12-23 Siemens Ag Verfahren zur Herstellung von vertikalen MOS-Transistoren
US5399515A (en) * 1993-07-12 1995-03-21 Motorola, Inc. Method of fabricating a silicon carbide vertical MOSFET and device
DE69518684T2 (de) * 1994-03-31 2001-05-03 Denso Corp Herstellungsverfahren für ein Feldeffekt-Halbleiterbauelement

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Publication number Publication date
EP0675529A2 (en) 1995-10-04
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