JPH08293600A

JPH08293600A - 縦型ｍｏｓｆｅｔの製造方法

Info

Publication number: JPH08293600A
Application number: JP10126695A
Authority: JP
Inventors: Shigeki Takahashi; 茂樹高橋; Takeshi Yamamoto; 剛山本; Mitsuhiro Kataoka; 光浩片岡
Original assignee: NipponDenso Co Ltd
Current assignee: Denso Corp
Priority date: 1995-04-25
Filing date: 1995-04-25
Publication date: 1996-11-05

Abstract

(57)【要約】【目的】低オン抵抗とドレイン・ソース間の低リーク
電流を両立させて高品質な縦型ＭＯＳＦＥＴの製造方法
を提供する。【構成】半導体基板１の主表面側に半導体層を形成
し、その表面に窒化シリコン膜により開口幅Ｗｍを有す
格子状のマスクパターンを形成し、所定領域をエッチン
グするとともに、この所定領域をＬＯＣＯＳ酸化する事
により所定のＵ溝５０を形成する。このときのＵ溝５０
の底面の平坦部の長さＷｆは、開口幅Ｗｍにより規定さ
れるため、Ｕ溝５０の形状をエッチングにおけるマスク
パターンの幅により設定することができ、高品質な縦型
ＭＯＳＦＥＴを製造することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
電力用半導体素子として用いられる縦型ＭＯＳＦＥＴ(M
etal Oxide Semiconductor Field Effect Transistor)
に関するものであり、その用途としては、例えば電力用
半導体素子を組み込んだＭＯＳＩＣ等がある。

【０００２】

【従来の技術】縦型パワーＭＯＳＦＥＴは、周波数特性
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
を利用したり、そのセルの形状を工夫したりすることに
より、面積当たりのチャネル幅が大きくとれるようにな
ったことにある旨述べられている。また、この文献には
主流であるＤＭＯＳ型（二重拡散型）セルを使用した縦
型パワーＭＯＳＦＥＴを中心にのべられている。その理
由は、ＤＭＯＳ型はチャネル部分にシリコンウエハの平
坦な主表面をそのまま使用することを特長とするプレー
ナプロセスにより作製されるため、歩留まりが良くコス
トが安いという製造上の利点があるからである。

【０００３】一方、縦型パワーＭＯＳＦＥＴの普及に伴
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。図３
６（ａ）は、プレーナプロセスによって製造されるＤＭ
ＯＳＦＥＴのオン抵抗の配分を模式的に表した図であ
る。オン抵抗はｒ _chとｒ_accとｒ_JFET（ＪＦＥＴ抵抗）
とｒ_driftとの合計で表される。ＤＭＯＳ型において、
特開平２−８６１３６号公報に示されているように、現
在の微細加工技術の下ではオン抵抗が極小点をとるユニ
ットセルの寸法は１５μｍ付近である。

【０００４】この限界を突破するために種々の構造が提
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。図３６（ｂ）は溝を形
成したＤＭＯＳＦＥＴのオン抵抗の配分を模式的に表し
た図である。

【０００５】このように、溝の側面にチャネル部を形成
する構造の従来の製造方法として例えば特開昭６１−１
９９６６６号公報に開示されたようにＲＩＥで溝を形成
し、その溝の側面にチャネル部を形成した、いわゆるト
レンチ構造のものがある。ここで、ＲＩＥはプロセスの
制御性の優れた物理的なエッチングである。すなわちＲ
ＩＥは、ガス雰囲気中に置かれた半導体装置の上下に電
極を配置して前記電極間に高周波電力を印加すると、ガ
スが電子とイオンとに電離する。この電極間で電子とイ
オンの移動度の大きな違いによって半導体装置上部に陰
極降下が生じる。そしてこの陰極降下によって電界を生
じさせ、この電界によって前記イオン半導体装置方向に
加速させ、被エッチング面に物理的に衝突させてそのエ
ネルギーで半導体装置をエッチングするものである。そ
して、ＲＩＥは電離したガスを加速させるため、前記半
導体装置上に絶対値にして１０Ｖ〜５００Ｖ程度の陰極
降下が発生するように前記電極間に高周波電力が印加さ
れる。ＲＩＥにおいては電離したガスをある一定方向に
加速させるため、非常に優れた異方性を有しサイドエッ
チが起こりにくいという特徴がある。しかしながら、Ｒ
ＩＥにおいては、物理的に電離されたガスを半導体装置
に衝突させるため、エッチングされた面に格子欠陥が必
然的に発生し、移動度が下がり結果としてオン抵抗が増
加してしまうという問題がある。

【０００６】ここで格子欠陥が発生しにくい半導体装置
として、例えば国際公開WO93/03502号や特開昭６２−１
２１６７号に開示されたようにウエットエッチングを用
いて製造した半導体装置がある。これらの形状は、トレ
ンチ形状に対してバスタブ形状といわれる。図３７はWO
93/03502号に開示されたＭＯＳＦＥＴ（半導体装置）の
断面図であり、図３８〜図４９は同公報におけるＭＯＳ
ＦＥＴの製造工程を示す断面図である。

【０００７】以下にその製造工程を簡単に説明する。ま
ず、図３８に示されるように、ｎ⁺型シリコンからなる
半導体基板１の主表面にｎ^-型のエピタキシャル層２を
成長させたウエハ２１を用意する。この半導体基板１は
その不純物濃度が１０²⁰ｃｍ^-3程度になっている。ま
た、エピタキシャル層２はその厚さが７μｍ程度で、そ
の不純物濃度は１０¹⁶ｃｍ^-3程度となっている。このウ
エハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフィ
ールド酸化膜６０を形成し、その後レジスト膜６１を堆
積して公知のフォトリソ工程にてセル形成予定位置の中
央部に開口するパターンにレジスト膜６１をパターニン
グする。そして、このレジスト膜６１をマスクとしてボ
ロン（Ｂ⁺）をイオン注入する。

【０００８】レジスト剥離後、熱拡散により図３９に示
すように接合深さが３μｍ程度のｐ型拡散層６２を形成
する。このｐ型拡散層６２は最終的には後述するｐ型ベ
ース層１６の一部となり、ドレイン・ソース間に高電圧
が印加されたとき、ｐ型拡散層６２の底辺部分で安定に
ブレークダウンを起こさせることにより、耐サージ性を
向上させる目的を果たす。

【０００９】次に、図３９に示すように、ウエハ２１の
主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、こ
の窒化シリコン膜６３をパターニングして、ピッチ幅
（ユニットセル１５の寸法）ａで開口する格子状の開口
パターンを形成する。なお、この開口パターンは上述の
ｐ型拡散層６２がそのピッチ間隔の中央部に位置するよ
うにマスク合わせしている。

【００１０】次に、図４０に示すように、窒化シリコン
膜６３をマスクとしてフィールド酸化膜６０をエッチン
グし、ひきつづきｎ^-型エピタキシャル層２を深さ１．
５μｍ程度ウエットエッチングして溝６４を形成する。
次に、図４１に示すように、窒化シリコン膜６３をマス
クとして溝６４の部分を熱酸化する。これはＬＯＣＯＳ
(Local Oxidation of Silicon)法として良く知られた酸
化方法であり、この酸化により選択酸化膜すなわちＬＯ
ＣＯＳ酸化膜６５が形成され、同時にＬＯＣＯＳ酸化膜
６５によって喰われたｎ^-型エピタキシャル層２の表面
にバスタブ形状の溝（以下、Ｕ溝５０という）が形成さ
れ、かつ溝５０の形状が確定する。

【００１１】次に、図４２に示すように、ＬＯＣＯＳ酸
化膜６５をマスクとして、薄いフィールド酸化膜６０を
透過させてｐ型ベース層１６を形成するためのボロンを
イオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフ
ィールド酸化膜６０の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。次に、図４
３に示すように、接合深さ３μｍ程度まで熱拡散する。
この熱拡散により、図３９に示す工程において前もって
形成したｐ型拡散層６２と、図４２に示す工程において
注入されたボロンの拡散層が一体になり、一つのｐ型ベ
ース層１６を形成する。また、ｐ型ベース層１６の領域
の両端面はＵ溝５０の側壁の位置で自己整合的に規定さ
れる。

【００１２】次に、図４４に示すように、格子状のパタ
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５をともにマスクとして、薄いフィ
ールド酸化膜６０を透過させてｎ⁺型ソース層４を形成
するためのリンをイオン注入する。この場合も図４２に
示す工程においてボロンをイオン注入した場合と同様
に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境
界部分が自己整合位置になり、イオン注入される領域が
正確に規定される。

【００１３】次に、図４５に示すように、接合深さ０．
５〜１μｍ熱拡散し、ｎ⁺型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ⁺型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図４２
〜図４５の工程によりｐ型ベース層１６の接合深さとそ
の形状が確定する。

【００１４】次に、図４６に示すように、ＬＯＣＯＳ酸
化膜６５をウェットエッチングにより除去してＵ溝５０
の内壁５１を露出させ、その後熱酸化により厚さ６０ｎ
ｍ程度のゲート酸化膜８を形成する。次に、図４７に示
すように、ウエハ２１の主表面に厚さ４００ｎｍ程度の
ポリシリコン膜を堆積する。

【００１５】次に、図４８に示すように、パターニング
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ⁺型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図４９に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ⁺型ベースコンタク
ト層１７を形成する。

【００１６】そして、図３７（ｂ）に示すように、ウエ
ハ２１の主表面にＢＰＳＧ（BoronPhosphate Silicate
Glass）からなる層間絶縁膜１８を形成し、その一部に
コンタクト穴開けを行いｐ⁺型ベースコンタクト層１７
とｎ⁺型ソース層４を露出させる。さらに、アルミニウ
ム膜からなるソース電極１９を形成し、前記コンタクト
穴を介してｐ⁺型ベースコンタクト層１７とｎ⁺型ソー
ス層４とにオーミック接触させる。さらに、アルミニウ
ム膜保護用としてプラズマＣＶＤ法等により窒化シリコ
ン等よりなるパッシベーション膜（図示略）を形成し、
また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３層膜
からなるドレイン電極２０を形成し、ｎ ⁺型半導体基板
１にオーミック接触をとる。

【００１７】

【発明が解決しようとする課題】しかしながら上記WO93
/03502号公報や特開昭６２−１２１６７号公報等に開示
された半導体装置は、低オン抵抗は得られるが、ドレイ
ン・ソース間のリーク電流が増加し、高い歩留まりが得
られないという問題が生じる。そこで、本発明は上記問
題に鑑みてなされたものであり、その目的は低オン抵抗
とドレイン・ソース間の低リーク電流を両立させた縦型
ＭＯＳＦＥＴの製造方法を提供することである。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に構成された請求項１記載の発明は、半導体基板の一主
面側に該半導体基板よりも低不純物濃度であって第１導
電型の半導体層を形成し、この低濃度の半導体層の表面
を主表面としてその所定領域をエッチングする工程と、
そのエッチングにより生じた面を含む領域を選択酸化す
ることにより、該所定領域の前記半導体層内前記主表面
より所定深さを有する選択酸化膜を形成する選択酸化工
程と、前記選択酸化膜の側面に接する前記半導体表面に
チャネルを形成すべく、前記選択酸化膜と自己整合的に
順次第２導電型と第１導電型の不純物を前記主表面より
二重拡散し、この二重拡散により前記チャネルの長さを
規定すると同時に第２導電型のベース層と第１導電型の
ソース層を形成し、前記半導体層を第１導電型のドレイ
ン層とする不純物導入工程と、この二重拡散の後に前記
選択酸化膜を除去して前記所定深さを有する溝構造を形
成し、前記チャネルとなる部分を含む前記溝の内壁を酸
化してゲート酸化膜とし、このゲート酸化膜上にゲート
電極を形成するゲート形成工程と、前記ソース層及び前
記ベース層に電気的に接触するソース電極と、前記半導
体基板の他主面側に電気的に接触するドレイン電極とを
形成するソース、ドレイン電極形成工程とを含む縦型Ｍ
ＯＳＦＥＴの製造方法において、前記低濃度の半導体層
の表面を主表面としてその所定領域をエッチングする工
程において、エッチングにより除去する部分を規定する
マスクの開口部の幅を、前記選択酸化膜を除去して形成
される前記所定深さを有する溝構造の平坦部の長さに略
等しくするという技術的手段を採用するものである。

【００１９】また、前記マスクの開口部の幅を２μｍ以
上となるよう設定してもよい。

【００２０】

【作用および発明の効果】上記構成の請求項１記載の発
明によれば、溝部の底面の幅をマスク寸法により正確に
規定できるためオン抵抗の面内でのばらつきが抑制され
て、高い歩留まりと低いオン抵抗が得られる。また、上
記構成の請求項２の発明によれば所定領域をエッチング
する工程においてマスクの開口部の幅が２μｍ以上とす
る事により、このエッチングに引き続き行われるＬＯＣ
ＯＳ酸化で生じる応力をＳｉの破壊応力以下に抑えら
れ、転位や欠陥の発生を抑制できる。

【００２１】

【実施例】

（第１実施例）以下、図面を参照して本発明の一実施例
を説明する。図１（ａ）は本発明の第１実施例による四
角形ユニットセルからなる縦型パワーＭＯＳＦＥＴの要
部を示す平面図であり、同図（ｂ）は同図（ａ）におけ
るＡ−Ａ断面図である。図２〜図２２は同じく縦型パワ
ーＭＯＳＦＥＴの製造における各段階での説明図であ
る。また、図４はｐ型ベース層の中央部形成のためにボ
ロンイオン注入をしたウエハの断面図、図５はＬＯＣＯ
Ｓ酸化のために窒化シリコン膜をユニットセル寸法ａの
間隔でパターニングしたウエハの断面図、図８はＬＯＣ
ＯＳ酸化膜が形成されたウエハの断面図、図９はＬＯＣ
ＯＳ酸化膜をマスクとしてｐ型ベース層形成のためにボ
ロンイオン注入をしたウエハの断面図、図１０は熱拡散
によりｐ型ベース層を形成したウエハの断面図、図１１
はＬＯＣＯＳ酸化膜をマスクとしてｎ⁺型ソース層形成
のためにリンイオン注入をしたウエハの断面図、図１２
は熱拡散によりｎ⁺型ソース層を形成したウエハの断面
図、図１８はＬＯＣＯＳ酸化膜を除去した後に熱酸化に
よりゲート酸化膜を形成したウエハの断面図、図１９は
ゲート酸化膜の上にゲート電極が形成されたウエハの断
面図、図２１はｐ⁺型ベースコンタクト層形成のために
ボロンイオン注入をしたウエハの断面図、図２２は熱拡
散によりｐ⁺型ベースコンタクト層を形成したウエハの
断面図、そして、図１（ｂ）が層間絶縁膜，ソース電極
およびドレイン電極を形成したウエハの完成断面図であ
る。

【００２２】この実施例の縦型パワーＭＯＳＦＥＴは、
その要部，すなわちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１において、ウエハ２１は不
純物濃度が２×１０¹⁹ｃｍ^-3程度で厚さ１００〜３００
μｍのｎ⁺型シリコンからなる半導体基板１上に不純物
密度が１０¹⁶ｃｍ^-3程度の厚さ７μｍ前後のｎ^-型エピ
タキシャル層２が構成されたものであり、このウエハ２
１の主表面にユニットセル１５が構成される。ウエハ２
１の主表面に１６μｍ程度のユニットセル寸法ａでＵ溝
５０を形成するために、厚さ１μｍ程度のＬＯＣＯＳ酸
化膜を形成し、この酸化膜をマスクとしてボロン（Ｂ）
とリン（Ｐ）とを自己整合的な二重拡散により接合深さ
が１μｍ程度のｐ型ベース層１６と、接合深さが１μｍ
程度のｎ⁺型ソース層４とが形成されており、それによ
りＵ溝５０の側壁部５１に０．５μｍ程度のチャネル５
が設定される。なお、ｐ型ベース層１６の接合深さはＵ
溝５０底辺のエッジ部１２でブレークダウンによる破壊
が生じない深さに設定されている。また、ｐ型ベース層
１６の中央部の接合深さが周囲よりも深くなるように、
あらかじめｐ型ベース層１６の中央部にボロンが拡散さ
れており、ドレイン・ソース間に高電圧が印加されたと
きに、ｐ型ベース層１６の底面の中央部でブレークダウ
ンが起こるように設定されている。即ち、Ｕ溝５０はｐ
型ベース層１６よりも浅くなるように設定されている。
また、二重拡散後にこの拡散マスク及びＵ溝５０形成用
として使用したＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５
０の内壁には厚さが６０ｎｍ程度のゲート酸化膜８が形
成され、さらに、その上に厚さが４００ｎｍ程度のポリ
シリコンからなるゲート電極９、厚さが１μｍ程度のＢ
ＰＳＧからなる層間絶縁膜１８が形成されている。さら
に、ｐ型ベース層１６の中央部表面に接合深さが０．５
μｍ程度のｐ⁺型ベースコンタクト層１７が形成され、
層間絶縁膜１８の上に形成されたソース電極１９とｎ⁺
型ソース層４およびｐ⁺型ベースコンタクト層１７がコ
ンタクト穴を介してオーミック接触している。また、半
導体基板１の裏面にオーミック接触するようにドレイン
電極２０が形成されている。

【００２３】次に本実施例の製造方法を述べる。まず、
図２，図３に示されるように、ｎ⁺型シリコンからなる
面方位が（１００）である半導体基板１の主表面にｎ^-
型のエピタキシャル層２を成長させたウエハ２１（半導
体基板１とエピタキシャル層２とで半導体基板に相当）
を用意する。この半導体基板１はその不純物濃度が２×
１０¹⁹ｃｍ^-3程度になっている。また、エピタキシャル
層２はその厚さが７μｍ程度で、その不純物濃度は１０
¹⁶ｃｍ^-3程度となっている。次に、図４に示される様
に、このウエハ２１の主表面を熱酸化して厚さ５０ｎｍ
程度のフィールド酸化膜６０を形成し、その後レジスト
膜６１を堆積して公知のフォトリソ工程にてセル形成予
定位置の中央部に開口するパターンにレジスト膜６１を
パターニングする。そして、このレジスト膜６１をマス
クとしてボロン（Ｂ⁺）をイオン注入する。

【００２４】レジスト剥離後、熱拡散により図５（ａ）
に示すように接合深さが１μｍ程度のｐ型拡散層６２を
形成する。このｐ型拡散層６２は最終的には後述するｐ
型ベース層１６の一部となり、ドレイン・ソース間に高
電圧が印加されたとき、ｐ型拡散層６２の底辺部分で安
定にブレークダウンを起こさせることにより、耐サージ
性を向上させる目的を果たす。

【００２５】次に、図５（ａ）に示すように、ウエハ２
１の主表面に窒化シリコン膜６３を約２００ｎｍ堆積
し、この窒化シリコン膜６３を図６に示すように＜０１
１＞方向に垂直及び平行になるようにパターニングし
て、ピッチ幅（ユニットセル１５の寸法）ａで開口幅Ｗ
ｍとする格子状の開口パターンを形成する。なお、この
開口パターンは上述のｐ型拡散層６２がそのピッチ間隔
の中央部に位置するようにマスク合わせしている。

【００２６】次に、窒化シリコン膜６３をマスクとして
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
^-型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する。この溝６４の底面におけ
る平坦部の幅は、等方的にエッチングされることから開
口幅Ｗｍとほぼ等しい幅となる。

【００２７】次に、図８に示すように、窒化シリコン膜
６３をマスクとして溝６４の部分を熱酸化する。これは
ＬＯＣＯＳ(Local Oxidation of Silicon)法として良く
知られた酸化方法であり、この酸化によりＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ^-型エピタキシャル層２の表面にＵ溝５
０が形成され、かつＵ溝５０の形状が確定する。このと
きのＵ溝５０の底面における平坦部の幅Ｗｆ（図１及び
図５（ａ）に示す）は、これ以前に行われたケミカルド
ライエッチングにより形成された溝６４の底面の幅が、
開口幅Ｗｍとほぼ等しいことから開口幅Ｗｍとほぼ等し
い値となる。従って、この開口幅Ｗｍを適宜設定するこ
とにより、Ｕ溝部５０の底辺の平坦部の幅を規定するこ
とが可能となる。

【００２８】また、このときの熱酸化により発生する最
大応力と窒化シリコン膜６３の開口幅Ｗｍとの関係を第
５０図に示す。第５０図に示す関係から、特に開口幅Ｗ
ｍが２μｍ以上である場合に発生する応力が極度に減少
することから、開口幅Ｗｍは２μｍ以上に設定されるこ
とがよい。また、Ｕ溝５０の側面のチャネル形成部の面
方位が（１１１）面もしくは（１１１）面に近い面とな
るようにケミカルドライエッチングの条件とＬＯＣＯＳ
酸化の条件を選ぶ。

【００２９】このようにしてＬＯＣＯＳ酸化により形成
されたＵ溝５０の内壁表面は平坦で欠陥が少なく、その
表面は図２に示されるウエハ２１の初期の主表面と同程
度に表面状態が良い。次に、図９に示すように、ＬＯＣ
ＯＳ酸化膜６５をマスクとして、薄いフィールド酸化膜
６０を透過させてｐ型ベース層１６を形成するためのボ
ロンをイオン注入する。このとき、ＬＯＣＯＳ酸化膜６
５とフィールド酸化膜６０の境界部分が自己整合位置に
なり、イオン注入される領域が正確に規定される。

【００３０】次に、図１０に示すように、接合深さ１μ
ｍ程度まで熱拡散する。この熱拡散により、図５に示す
工程において前もって形成したｐ型拡散層６２と、図９
に示す工程において注入されたボロンの拡散層が一体に
なり、一つのｐ型ベース層１６（ベース層に相当）を形
成する。また、ｐ型ベース層１６の領域の両端面はＵ溝
５０の側壁の位置で自己整合的に規定される。

【００３１】次に、図１１に示すように、格子状のパタ
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ⁺型ソース層４を形成す
るためのリン（又はひ素）をイオン注入する。この場合
も図９に示す工程においてボロンをイオン注入した場合
と同様に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６
０の境界部分が自己整合位置になり、イオン注入される
領域が正確に規定される。

【００３２】次に、図１２に示すように、接合深さ０．
５μｍ熱拡散し、ｎ⁺型ソース層４を形成し、同時にチ
ャネル５（チャネル領域に相当）も設定する。この熱拡
散において、ｎ⁺型ソース層４の領域のＵ溝５０に接し
た端面は、Ｕ溝５０の側壁の位置で自己整合的に規定さ
れる。以上、図９〜図１２の工程によりｐ型ベース層１
６の接合深さとその形状が確定する。このｐ型ベース層
１６の形状において重要なことは、ｐ型ベース層１６の
側面の位置がＵ溝５０の側面により規定され、自己整合
されて熱拡散するため、Ｕ溝５０に対してｐ型ベース層
１６の形状は完全に左右対称になる。

【００３３】次に、図１３に示すように、ＬＯＣＯＳ酸
化膜６５を弗酸を含む水溶液７００中で、フッ化アンモ
ニウムによりＰＨが５程度に調整された状態で、シリコ
ンの表面を水素で終端させながら酸化膜を除去してＵ溝
５０の内壁５１を露出させる。この除去工程は選択酸化
膜の形成されている面に光が当たらないように遮光布で
遮光して行う。

【００３４】この後、水溶液中から取りだし、清浄な空
気中で乾燥させる。次に、図１５に示すように、チャネ
ルが形成される予定のｐ型ベース層１６のＵ溝の側面５
に（１１１）面が形成されるまで酸化膜を形成する。こ
の熱酸化工程により、チャネルが形成される予定面の原
子オーダーでの平坦度が高くなる。この熱酸化工程は、
図１４に示すように、酸素雰囲気に保たれ、約１０００
℃に保持されている酸化炉６０１にウエハ２１を徐々に
挿入することにより行う。このようにすると、酸化の初
期は比較的低い温度で行われるため、ｐ型ベース領域１
６、ｎ⁺型ソース領域４の不純物が、酸化工程中にウエ
ハ外部に飛散することを抑えられる。次に、図１６に示
すように、この酸化膜６００を除去する。この酸化膜６
００の除去も選択酸化膜の除去と同様に弗酸を含む水溶
液中で、フッ化アンモニウムによりＰＨが５程度に調整
された状態で、露出されたシリコンの表面を水素で終端
させながら行う。このような方法で形成されたＵ溝５０
の内壁５１は、平坦度が高く、また欠陥も少ない良好な
シリコン表面である。

【００３５】つづいて図１８に示すように、Ｕ溝５０の
側面及び底面に熱酸化により厚さ５０ｎｍ程度のゲート
酸化膜８を形成する。この酸化工程は前述したのと同様
に、酸素雰囲気に保たれ、約１０００℃に保持されてい
る酸化炉６０１にウエハ２１を徐々に挿入する。このよ
うにすると、酸化の初期は比較的低い温度で行われるた
め、ｐ型ベース領域１６、ｎ⁺型ソース領域４の不純物
が、酸化工程中にウエハ外部に飛散することを抑えられ
る。ゲート酸化膜８の膜質や、厚さの均一性、チャネル
５の界面の界面準位密度，キャリア移動度は従来のＤＭ
ＯＳと同程度に良好である。

【００３６】次に、図１９に示すように、ウエハ２１の
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離ｃだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する。この時図２
０に示すようにゲート酸化膜が、ゲート端部で厚くなる
部分の長さをｘとすると、β＞ｘとなるようにβを設定
する。

【００３７】以上、図９〜図１９に示す工程は本実施例
において最も重要な製造工程の部分であり、ＬＯＣＯＳ
酸化膜６５を自己整合的な二重拡散のマスクとして使用
し、ｐ型ベース層１６，ｎ⁺型ソース層４及びチャネル
５を形成し、次にＬＯＣＯＳ酸化膜６５を除去した後、
ゲート酸化膜８，ゲート電極９を形成する。次に、図２
１に示すように、パターニングされたレジスト膜６８を
マスクとして酸化膜６７を透過してｐ⁺型ベースコンタ
クト層１７を形成するためのボロンをイオン注入する。

【００３８】次に、図２２に示すように、接合深さ０．
５μｍ程度熱拡散し、ｐ⁺型ベースコンタクト層１７を
形成する。そして、図１（ｂ）に示すように、ウエハ２
１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ⁺型ベースコ
ンタクト層１７とｎ⁺型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
前記コンタクト穴を介してｐ⁺型ベースコンタクト層１
７とｎ⁺型ソース層４とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
⁺型半導体基板１にオーミック接触をとる。

【００３９】図２３は、図１に示された構造においてＵ
溝５０の底面の深さＤを０〜１．２μｍの間で変化させ
た場合の、オン抵抗Ｒ_SPとドレイン・ソース間のブレー
クダウン電圧ＢＶ_DSの変化を示した図である。ここで、
Ｄ＝０の構造はプレーナ型ＤＭＯＳＦＥＴに相当する。
図よりＤ＝１．０μｍの場合、オン抵抗Ｒ_SPは４７ｍΩ
・ｍｍ²となり、Ｄ＝０のプレーナ型に対して４１％オ
ン抵抗は減少されていることがわかる。

【００４０】また、ドレイン・ソース間のブレークダウ
ン電圧ＢＶ_DSはＤ≦１．０μｍの時は５２Ｖ一定となっ
ているが、Ｄ＞１．０μｍでは徐々にＢＶ_DSは低下して
おりＤ＝１．２μｍにおいては５０Ｖになっていること
がわかる。これにより、素子全体のブレークダウンを起
こりにくくするため、ｐ型ベース層１６の接合深さより
もＵ溝５０の深さを浅くすることが好ましい。

【００４１】本実施例では図２、図３に示されているよ
うにウエハ２１として（１００）面のシリコンを用い
た。図２４は入口部分の幅（入口幅に相当）を４μｍ、
深さを０．９μｍのＵ溝を形成するべく、１μｍのＬＯ
ＣＯＳ酸化膜を形成した段階（図８に相当）の断面図で
ある。この図においてＵ溝５０の側面はウエハ表面に対
して５５°の傾斜角が付いている。ここで傾斜角とは、
側面に平坦な面がある場合はその面の角度をいい、側面
に平坦な面がなく変曲点を有する滑らかな曲面で構成さ
れている場合は、その曲面の変曲点での接線の傾きを言
うものとする。本発明においては、この傾斜角が５５°
±１５°の間であることにより、チャネルの移動度をさ
らに向上させることができ、これによりオン抵抗を下げ
ることができる。

【００４２】この５５°の角度を持つＵ溝５０の側面の
面方位を、Ｘ線を用いたＴＥＭによる格子像観察で調べ
た（図２５）。この結果、この面はシリコン（１１１）
面であり、ＳｉＯ₂／Ｓｉ界面における表面粗度、即ち
局部的に見たチャネルの凹凸の高低差は、４ｎｍ以内
（±２ｎｍ以内）であることが分かった。（１１１）面
はフォノン散乱が小さく非常に移動度の高い面であるた
め、オン抵抗は非常に小さくなる。また、表面粗度が４
ｎｍ以内と小さいため、キャリアの表面散乱も少なくな
り移動度が上がる。これによってもオン抵抗は小さくな
る。

【００４３】図２６はＵ溝を有する構造（Ｕ溝の深さ
０．９μｍ）において、ＬＯＣＯＳ酸化膜が内部応力で
あるストレスＳにどのように影響を及ぼしているかを調
べた図である。図中白丸はＬＯＣＯＳ酸化膜のないも
の、黒丸はＬＯＣＯＳ酸化膜を形成したもののストレス
を調べたものである。ＬＯＣＯＳ酸化膜を形成した構造
においては、応力差（引張応力と圧縮応力との差）が±
１５０ＭＰａもあることがわかる。しかしながら、これ
らの内部応力は製造工程の途中でＬＯＣＯＳ酸化膜を除
去することで緩和させることができる。

【００４４】また、図２７はＬＯＣＯＳ酸化膜を除去し
てゲート酸化膜を形成した際の内部応力（ストレスＳ）
を調べた図である。（ａ）はＵ溝の深さを０．９μｍ、
Ｕ溝を形成する領域の距離、即ち入口幅を２μｍとした
場合であり、また（ｂ）は同じく入口幅を４μｍとした
場合であり、（ｃ）は入口幅を５μｍとした場合であ
る。内部応力はＬＯＣＯＳ酸化膜形成時の１／４〜１／
７に減少しており、入口幅を大きくするに従って内部応
力は緩和されていることがわかる。（ａ），（ｂ），
（ｃ）より、Ｕ溝の深さを０．９μｍとした場合、入口
幅を５μｍ、４μｍ、２μｍと縮小していった場合、内
部応力差はそれぞれ４０ＭＰａ、５０ＭＰａ、７０ＭＰ
ａと増加している。形成するゲート酸化膜の膜厚にもよ
るが、さらに入口幅を縮小していった場合は、内部応力
差は急激に増加していくことが予想される。従って、Ｕ
溝の深さに対し、入口幅は２倍以上とすることが好まし
い。即ち、Ｕ溝を形成する場合、その深さは入口幅の１
／２以下とすることが好ましい。（第２実施例）以下に本発明の第２実施例を示す。

【００４５】図２８は、第２実施例の半導体装置の断面
図である。第１実施例と異なるのは、ユニットセルが１
６μｍ×１６μｍの正方形ということである。即ち、Ｕ
溝の深さは０．９μｍであり、入口幅は４μｍであり、
チャネル領域となる側面の面方位は（１１１）面であ
る。図２９は図２８に示したユニットセルを集積させた
チップ（半導体装置）の平面図である。この図において
チップ寸法は２．５ｍｍ×２．５ｍｍ、集積度は13,135
セル、有効面積Ｓ_Aは３．３６ｍｍ²である。

【００４６】図３０は図２９に示した半導体装置の電流
−電圧特性を調べた図である。ゲート・ソース間電圧
（Ｖ_GS）＝１６Ｖの時、１１５ｍＶと５．１７Ａという
動作点を用い、（Ｖ_DS／Ｉ_D）×Ｓ_Aの式に代入するこ
とにより、オン抵抗ｒ_SPは７５ｍΩ・ｍｍ²と計算され
た。そしてＶ_GS＝１０Ｖにおいては、適当な動作点を用
いることにより、オン抵抗ｒ_SPは８５ｍΩ・ｍｍ²と計
算された。また、しきい値電圧は１ｍＡにおいて１．２
Ｖであった。図３１はドレインのブレークダウン特性を
調べた図である。この図において、ブレークダウン電圧
は５０Ｖと測定された。

【００４７】図３２は図２８に示した１６μｍ×１６μ
ｍ角のユニットセルの、Ｖ_GS＝１６Ｖ，Ｖ_DS＝０．６Ｖ
の条件における電界分布を示した図である。この図にお
いてチャネル長は０．５μｍであり、各等電位線の間隔
は０．０５Ｖである。計算の結果、ドレイン電流Ｉ_D＝
４．５×１０^-5Ａ／μｍ、ブレークダウン電圧ＢＶ_DS＝
５２Ｖと見積もられた。この内、ブレークダウン電圧Ｂ
Ｖ_DS＝５２Ｖは実測値の５０Ｖと非常に近い値である。
そして、ドレイン電流Ｉ_D＝４．５×１０^-5Ａ／μｍか
ら、オン抵抗ｒ_SPは６６ｍΩ・ｍｍ²と計算され、その
配分はｒ_ch＝２３ｍΩ・ｍｍ²、ｒ_acc＝１３ｍΩ・ｍ
ｍ²、ｒ_drift＝３０ｍΩ・ｍｍ²となる。

【００４８】図３３は、ゲート電圧Ｖ_GSを変化させた場
合の、ドレイン電流の実測値Ｉ_D、チャネルにおける電
圧降下Ｖ_ch、チャネル移動度の実効値μ_effの変化をそ
れぞれ示したものである。ドレイン電流Ｉ_Dのグラフよ
り、しきい値電圧Ｖ_TH＝２．３Ｖと読むことができる。
ここで、チャネルにおける電圧降下Ｖ_chは図３４に示す
ように定義され、数式１のように計算される。

【００４９】

【数１】Ｖ_ch＝Ｖ_DS−Ｉ_D・（ｒ_acc＋ｒ_drift＋ｒ_sub）ここで、ｒ_subは基板における抵抗であり、本実施例の
場合、ｒ_sub＝１０ｍΩ・ｍｍ²とした。そしてチャネ
ル移動度μ_effは数式２のように計算される。

【００５０】

【数２】 μ_eff＝（Ｌ／Ｗ）・（ｔ_ox／ε_ox）・Ｉ_D／｛Ｖ_ch・（Ｖ_GS−Ｖ_TH）｝ここでＬ，Ｗはそれぞれチャネル長及びチャネル幅であ
り、ｔ_ox，ε_oxはそれぞれ酸化膜の厚さ及び誘電率であ
る。図３３に示すように、３００ｃｍ²／Ｖ・ｓを越え
るチャネル移動度が得られたことがわかる。

【００５１】以上のように本発明の各実施例において
は、Ｕ溝の底面を入口幅の１／２以下とするため、製造
時にＵ溝の側面と底面との合流点において応力がかかり
にくくなった。従って応力による結晶欠陥の発生を防止
でき、チャネル移動度を向上できるため、低オン抵抗を
得ることができた。また、チャネル領域において凹凸の
高低差を４ｎｍ以内としたため、チャネル領域での平坦
度が良くなった。従って、チャネル移動度を更に向上で
き、低オン抵抗を得ることができた。

【００５２】さらに半導体基板の面方位を｛１００｝面
としたため、低オン抵抗を得ることができた。そして、
半導体基板、ベース層及びソース層をシリコンで構成
し、更にＵ溝の側面におけるチャネル領域の面方位を
｛１１１｝面もしくは｛１１１｝面に近い面とした。シ
リコンにおける｛１１１｝面は移動度が高いため、さら
に低オン抵抗を得ることができた。

【００５３】本実施例においては、半導体基板の表面の
所定領域をケミカルドライエッチング法により除去し
た。ケミカルドライエッチング法はドライエッチング法
の一種でありプロセスの制御性が高く、ウエハ面内で均
一なエッチングがおこなえ、再現性も高い。またケミカ
ルドライエッチング法はドライエッチングプロセスのな
かでは比較的被エッチング面に与えるダメージが小さ
い。そして、このケミカルドライエッチングの後にＵ溝
表面を酸化した。そして酸化が開始される時から均一に
酸化され、結果として得られるＵ溝の表面も欠陥の少な
い表面を得ることができた。そして、このＵ溝の表面を
チャネル領域として使用したため、低いオン抵抗を得る
ことができた。

【００５４】また、ベース層を酸化膜と自己整合的に主
表面側から第２導電型の不純物を拡散させて形成し、ま
たソース層を、酸化膜と自己整合的に主表面側からベー
ス層内に第１導電型の不純物を拡散させることで形成し
た。このように自己整合的に二重拡散を行うため、位置
合わせのための余分な寸法を用意する必要がないため、
ユニットセルの寸法を小さくできた。この結果、オン抵
抗を小さくすることができた。なお、本実施例において
は上記した効果の他にも以下のようなメリットがある。

【００５５】即ち、上記のように構成された本実施例の
半導体装置の製造方法によれば、選択酸化に先立ち低濃
度の半導体層の表面の所定領域をケミカルドライエッチ
ング法により除去する。ケミカルドライエッチング法は
ドライエッチング法の一種でありプロセスの制御性が高
く、ウエハ面内で均一なエッチングがおこなえ、再現性
も高い。またケミカルドライエッチング法はドライエッ
チングプロセスのなかでは比較的被エッチング面に与え
るダメージが小さい。そして、このケミカルドライエッ
チングの後に溝６４表面を酸化する。ここで酸化をする
場合、酸化が開始される溝６４の表面により、結果とし
て得られるｎ^-型エピタキシャル層２の酸化膜との境界
面の状態が異なるものとなる。即ち、ＲＩＥ等の物理的
エッチングでエッチングされた面を酸化させても、格子
欠陥が生じたまま酸化が進行し、結果として得られるｎ
^-型エピタキシャル層２の表面は格子欠陥が残ってしま
う。しかしながら、本発明においては溝６４表面をケミ
カルドライエッチング法を用いることにより、高い欠陥
の少ない表面を有する溝６４が形成され、その表面を酸
化させるため、酸化が開始される時から均一に酸化さ
れ、結果として得られるＵ溝５０の表面も欠陥の少ない
表面を得ることができる。そして、このＵ溝５０の表面
をチャネル領域として使用するため、低いオン抵抗を得
ることができる。また、チャネル領域用の溝としてのＵ
溝５０を形成するために、ケミカルドライエッチングと
酸化という２段階の工程を踏んでいるため、所望の幅の
Ｕ溝５０を得たい場合は、酸化させる幅を制御すれば良
いので、溝形状も正確に制御することができる。

【００５６】また、本実施例によれば、ケミカルドライ
エッチング工程は等方性であるので、溝６４に角がなく
なり、このため酸化により形成されるＵ溝５０にも角が
なくなる。このためゲート・ドレイン間耐圧及びゲート
・ソース間耐圧が向上する。また、溝６４のｎ^-型エピ
タキシャル層２表面付近の角度が９０度に近くなり、選
択酸化後に形成されるＵ溝５０の側面の傾斜角を急角度
にすることができセルサイズを縮小して低オン電圧を得
ることもできる。

【００５７】また、本実施例によれば、ケミカルドライ
エッチング工程において、半導体基板１もしくはｎ^-型
エピタキシャル層２の上方に実質的に陰極降下ため、電
離されたガスが、ｎ^-型エピタキシャル層２表面に欠陥
を与えてしまうほどの速度で衝突することがない。この
ため、形成される溝６４の表面を欠陥の非常に少ない表
面とすることができる。

【００５８】また、酸化工程の後に酸化膜を除去してチ
ャネル領域を露出させる工程を、水溶液中でｎ^-型エピ
タキシャル層２の表面のダングリングボンドを水素で終
端させながら行う。これにより、反応活性の高いダング
リングボンドが汚染物質と反応する前に水素と反応して
安定状態となり、汚染物質とｎ^-型エピタキシャル層２
との反応を防ぐことができる。その後酸素中に暴露する
とさらに安定な酸化膜が形成されＵ溝５０表面を保護す
るため、その後のチャネル領域の汚染を避けることがで
きるため、高いチャネル移動度が得られ、低オン電圧を
得ることができる。

【００５９】さらに、選択酸化膜と自己整合的にベース
層，ソース層を形成するため、位置合わせが不要とな
る。従って正確な位置にベース層，ソース層を形成で
き、素子の低面積化が可能となる。また、酸化膜を除去
する間は酸化膜の表面に光を照射しないようにすること
により、酸化膜を通してチャネル領域となる半導体層に
光が照射されるということがなくなる。このため、チャ
ネル領域付近のｎ⁺型ソース層４とｐ型ベース層１６と
の電位がほぼ等しくなり、局所的にエッチングが進行す
るのが防止できて、均一なエッチングを行うことができ
る。この結果、平坦なチャネル領域が得られ、高い移動
度を得ることができる。

【００６０】そして、選択酸化膜を除去して得られたＵ
溝５０の側面の面方位を｛１１１｝面としている。側面
のシリコン原子は水素１個で終端されるようになり、原
子的に平坦な側面が得られる。このために高いチャネル
移動度を得ることができる。また、酸化膜を除去する工
程をＰＨを４以下の水溶液中で行うため、Ｕ溝５０の側
面のシリコン原子は水素原子１個で終端される率がさら
に高まり、原子的に平坦な｛１１１｝面が得られ、高い
チャネル移動度を得ることができる。

【００６１】なお、上記第１実施例及び第２実施例にお
いては、具体的な数値を用いて本発明を説明したが、本
発明は上記数値に限られたものではない。第１実施例に
おいては１６μｍ角のユニットセルを製造するために上
記値を示したが、例えば、１２μｍ角のユニットセルに
おいては、ＬＯＣＯＳ酸化膜の厚さを０．７μｍ程度、
ｐ型ベース層１６の接合深さを０．９μｍ程度、ｎ⁺型
ソース層４の接合深さを０．４μｍ程度に設定するとい
うようにユニットセル寸法に従って各膜厚、各接合深さ
を適宜変更すれば良い。また、半導体基板、ベース層及
びソース層をシリコンで構成し、更にＵ溝の側面におけ
るチャネル領域の面方位を｛１１０｝面もしくは｛１０
０｝面とすれば、シリコンにおける｛１１０｝面、｛１
００｝面は移動度が比較的高いため、さらに低オン抵抗
を得ることができる。また、Ｕ溝における底面を主表面
から０．５μｍ以上、５μｍ以下の深さとすることが好
ましく、この範囲では更に低オン抵抗を得ることができ
るが、本発明においてはこの値に限定されるものではな
い。同様にＵ溝における入口幅を０．５μｍ以上とする
こと、またＵ溝における側面を主表面に対して略５５°
とすることが好ましく、この範囲、数値で更に低いオン
抵抗が望めるが、本発明においてはこの値に限定される
ものではない。また、本実施例ではｎチャネル型につい
てのみ説明したが、ｎ型とｐ型の半導体の型を入れ換え
たｐチャネル型についても同様の効果が得られることは
言うまでもない。

【００６２】また製造方法においては、図１３で示され
る、弗酸を含む水溶液中でのＬＯＣＯＳ酸化膜の除去
後、本実施例では自然酸化によりシリコン表面を自然酸
化膜で保護したが、この工程を高温、例えば９００℃で
行ってもよい。そして、ｎ型ソース層，ｐ型ソース層の
形成をＬＯＣＯＳ酸化膜の除去後に、レジストマスクを
用いて行っても良い。また、選択酸化膜を除去して得ら
れた溝の側面の面方位が低指数面の｛１１０｝面や｛１
００｝面となるように、基板の面方位，パターニング形
状を選択しても良い。なお、上記実施例は本発明を縦型
パワーＭＯＳＦＥＴに適用した場合についてのみ説明し
たが、それに限定されるものではなく、このような縦型
パワーＭＯＳＦＥＴを組み込んだパワーＭＯＳＩＣに適
用しても良い。またさらに、本実施例においては半導体
基板としてｎ⁺型半導体基板を持ちいた縦型パワーＭＯ
ＳＦＥＴについて説明したが、ｐ⁺型半導体基板を用い
た絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の
ゲート構造にも適用することができる。また、ケミカル
ドライエッチング工程を、ＣＣｌ₄，Ｃｌ₂，ＳＦ₆，
ＣＦＣｌ₃，ＣＦ₂Ｃｌ₂，ＣＦ₃Ｃｌ，ＣＨＦ₃，Ｃ
₂ＣｌＦ₅，Ｆ₂，ＮＦ₃，ＢＣｌ₃の内の何れか一つ
もしくは複数を含むガス系で行っても良い。これによ
り、効率良くエッチングすることができる。さらに、本
実施例においては、半導体基板に電圧を印加しないで行
ったが、ケミカルドライエッチング工程は、電離された
ガス雰囲気中において、前記半導体層の上方での陰極降
下の絶対値が１０Ｖ未満の状態で行なっても良い。これ
により電離されたガスが、半導体層表面に欠陥を与えて
しまうほどの速度で衝突することがなくなる。そして、
形成される溝６４の表面を欠陥の非常に少ない表面とす
ることができる。

【図面の簡単な説明】

【図１】図（ａ）は本発明の第１実施例による縦型パワ
ーＭＯＳＦＥＴの一部を示す平面図であり、図（ｂ）は
図（ａ）のＡ−Ａ断面図である。

【図２】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を示す図である。

【図３】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を示す図である。

【図４】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を示す図である。

【図５】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を示す図である。

【図６】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を示す図である。

【図７】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を示す図である。

【図８】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を示す図である。

【図９】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を示す図である。

【図１０】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図１１】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図１２】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図１３】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図１４】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図１５】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図１６】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図１７】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図１８】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図１９】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図２０】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図２１】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図２２】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図２３】第１実施例における縦型パワーＭＯＳＦＥＴ
のＵ溝の深さに対するオン抵抗及びブレークダウン電圧
の変化を示す図である。

【図２４】第１実施例における縦型パワーＭＯＳＦＥＴ
の断面図である。

【図２５】第１実施例における縦型パワーＭＯＳＦＥＴ
の断面図である。

【図２６】第１実施例における縦型パワーＭＯＳＦＥＴ
の内部応力を示す図である。

【図２７】（ａ）〜（ｃ）は、第１実施例における縦型
パワーＭＯＳＦＥＴの内部応力を示す図である。

【図２８】第２実施例における縦型パワーＭＯＳＦＥＴ
の断面図である。

【図２９】第２実施例における縦型パワーＭＯＳＦＥＴ
の平面図である。

【図３０】第２実施例における縦型パワーＭＯＳＦＥＴ
の電流−電圧特性を示す図である。

【図３１】第２実施例における縦型パワーＭＯＳＦＥＴ
の電流−電圧特性を示す図である。

【図３２】第２実施例における縦型パワーＭＯＳＦＥＴ
の電界分布を示す図である。

【図３３】第２実施例における縦型パワーＭＯＳＦＥＴ
のゲート電圧に対するドレイン電流、チャネルでの電圧
降下、及びチャネル移動度の変化を示す図である。

【図３４】縦型パワーＭＯＳＦＥＴのオン抵抗の配分を
示す図である。

【図３５】縦型パワーＭＯＳＦＥＴのしきい値電圧を説
明する図である。

【図３６】（ａ）はプレーナ型縦型パワーＭＯＳＦＥＴ
のオン抵抗の配分を示す図であり、（ｂ）は溝構造を有
する縦型パワーＭＯＳＦＥＴのオン抵抗の配分を示す図
である。

【図３７】図（ａ）は従来の縦型パワーＭＯＳＦＥＴの
一部を示す平面図であり、図（ｂ）は図（ａ）のＡ−Ａ
断面図である。

【図３８】図３７に示した従来の縦型パワーＭＯＳＦＥ
Ｔの製造工程を示す図である。

【図３９】図３７に示した従来の縦型パワーＭＯＳＦＥ
Ｔの製造工程を示す図である。

【図４０】図３７に示した従来の縦型パワーＭＯＳＦＥ
Ｔの製造工程を示す図である。

【図４１】図３７に示した従来の縦型パワーＭＯＳＦＥ
Ｔの製造工程を示す図である。

【図４２】図３７に示した従来の縦型パワーＭＯＳＦＥ
Ｔの製造工程を示す図である。

【図４３】図３７に示した従来の縦型パワーＭＯＳＦＥ
Ｔの製造工程を示す図である。

【図４４】図３７に示した従来の縦型パワーＭＯＳＦＥ
Ｔの製造工程を示す図である。

【図４５】図３７に示した従来の縦型パワーＭＯＳＦＥ
Ｔの製造工程を示す図である。

【図４６】図３７に示した従来の縦型パワーＭＯＳＦＥ
Ｔの製造工程を示す図である。

【図４７】図３７に示した従来の縦型パワーＭＯＳＦＥ
Ｔの製造工程を示す図である。

【図４８】図３７に示した従来の縦型パワーＭＯＳＦＥ
Ｔの製造工程を示す図である。

【図４９】図３７に示した従来の縦型パワーＭＯＳＦＥ
Ｔの製造工程を示す図である。

【図５０】開口幅Ｗｍと酸化時の最大応力との関係を示
す図である。

【符号の説明】

１ｎ⁺型半導体基板２ｎ^-型エピタキシャル層４ｎ⁺型ソース層５チャネル６ｎ^-型ドレイン層７ＪＦＥＴ部８ゲート酸化膜９ゲート電極１６ｐ型ベース層１９ソース電極２０ドレイン電極５０Ｕ溝５１Ｕ溝の内壁６５ＬＯＣＯＳ酸化膜６０１酸化炉６０３ウエハボート７００水溶液７０２放電室７０３反応室７０４遮光布

Claims

【特許請求の範囲】

【請求項１】半導体基板の一主面側に該半導体基板よ
りも低不純物濃度であって第１導電型の半導体層を形成
し、この低濃度の半導体層の表面を主表面としてその所
定領域をエッチングする工程と、そのエッチングにより生じた面を含む領域を選択酸化す
ることにより、該所定領域の前記半導体層内前記主表面
より所定深さを有する選択酸化膜を形成する選択酸化工
程と、前記選択酸化膜の側面に接する前記半導体表面にチャネ
ルを形成すべく、前記選択酸化膜と自己整合的に順次第
２導電型と第１導電型の不純物を前記主表面より二重拡
散し、この二重拡散により前記チャネルの長さを規定す
ると同時に第２導電型のベース層と第１導電型のソース
層を形成し、前記半導体層を第１導電型のドレイン層と
する不純物導入工程と、この二重拡散の後に前記選択酸
化膜を除去して前記所定深さを有する溝構造を形成し、
前記チャネルとなる部分を含む前記溝の内壁を酸化して
ゲート酸化膜とし、このゲート酸化膜上にゲート電極を
形成するゲート形成工程と、前記ソース層及び前記ベース層に電気的に接触するソー
ス電極と、前記半導体基板の他主面側に電気的に接触す
るドレイン電極とを形成するソース、ドレイン電極形成
工程とを含む縦型ＭＯＳＦＥＴの製造方法において、前記低濃度の半導体層の表面を主表面としてその所定領
域をエッチングする工程において、エッチングにより除
去する部分を規定するマスクの開口部の幅が、前記選択
酸化膜を除去して形成される前記所定深さを有する溝構
造の平坦部の長さに略等しいことを特徴とする縦型ＭＯ
ＳＦＥＴの製造方法。
【請求項２】前記マスクの開口部の幅が２μｍ以上で
あることを特徴とする請求項１記載の縦型ＭＯＳＦＥＴ
の製造方法。