JPH03286536A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH03286536A JPH03286536A JP2089503A JP8950390A JPH03286536A JP H03286536 A JPH03286536 A JP H03286536A JP 2089503 A JP2089503 A JP 2089503A JP 8950390 A JP8950390 A JP 8950390A JP H03286536 A JPH03286536 A JP H03286536A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating layer
- oxide film
- transistor
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 31
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 22
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims description 18
- 239000013078 crystal Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 24
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 24
- 238000007254 oxidation reaction Methods 0.000 abstract description 7
- 230000003647 oxidation Effects 0.000 abstract description 6
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- 230000008018 melting Effects 0.000 abstract description 2
- 238000002844 melting Methods 0.000 abstract description 2
- 229910052751 metal Inorganic materials 0.000 abstract description 2
- 239000002184 metal Substances 0.000 abstract description 2
- 150000002739 metals Chemical class 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 102
- 239000000758 substrate Substances 0.000 description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 229920005591 polysilicon Polymers 0.000 description 24
- 238000010586 diagram Methods 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- -1 Phosphorus ions Chemical class 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 239000007790 solid phase Substances 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229960001730 nitrous oxide Drugs 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66606—Lateral single gate silicon transistors with final source and drain contacts formation strictly before final or dummy gate formation, e.g. contact first technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
- Formation Of Insulating Films (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
この発明は、半導体装置に関し、特にMO5型半導体装
置のゲート絶縁膜の特性改善に関するものである。
置のゲート絶縁膜の特性改善に関するものである。
[従来の技術]
半導体集積回路装置において、MO3型電界効果トラン
ジスタは重要な構成要素の1つである。
ジスタは重要な構成要素の1つである。
半導体集積回路装置の高集積化に伴い、MO3型電界効
果トランジスタの種々の構造のものが提案されている。
果トランジスタの種々の構造のものが提案されている。
たとえば、ポリシリコンからの不純物の拡散を利用して
ソース・ドレインを形成するトランジスタ(PSDトラ
ンジスタ)がある。このPSD)ランジスタはソース・
ドレインの浅い接合が自己整合で形成されるため、高集
積化に適する利点を有している。
ソース・ドレインを形成するトランジスタ(PSDトラ
ンジスタ)がある。このPSD)ランジスタはソース・
ドレインの浅い接合が自己整合で形成されるため、高集
積化に適する利点を有している。
従来のPSD)ランジスタについて説明する。
以下に説明するPSDトランジスタは、たとえば特開昭
61−16573号公報に開示されている。
61−16573号公報に開示されている。
第11G図は、PSDトランジスタの断面構造図である
。第11G図を参照して、p型シリコン基板1の主表面
の所定領域には素子分離用の厚いフィールド酸化膜2が
形成されている。フィールド酸化膜2に囲まれたp型シ
リコン基板lの主表面領域には所定の距離を隔てた1対
のn型不純物領域3.3が形成されている。工対のn型
不純物領域3.3の表面上には導電性を有する多結晶シ
リコンからなるソース・ドレイン電極層6.6が接続さ
れている。ソース・ドレイン電極層6.6はフィールド
酸化膜2の上部にまで延在している。
。第11G図を参照して、p型シリコン基板1の主表面
の所定領域には素子分離用の厚いフィールド酸化膜2が
形成されている。フィールド酸化膜2に囲まれたp型シ
リコン基板lの主表面領域には所定の距離を隔てた1対
のn型不純物領域3.3が形成されている。工対のn型
不純物領域3.3の表面上には導電性を有する多結晶シ
リコンからなるソース・ドレイン電極層6.6が接続さ
れている。ソース・ドレイン電極層6.6はフィールド
酸化膜2の上部にまで延在している。
1対のn型不純物領域3.3に挾まれたp型シリコン基
板1の主表面領域はトランジスタのチャネル領域IOを
構成する。チャネル領域10の表面上には比較的膜厚の
薄いゲート絶縁膜4a、4bが形成されている。さらに
、ゲート絶縁膜4a。
板1の主表面領域はトランジスタのチャネル領域IOを
構成する。チャネル領域10の表面上には比較的膜厚の
薄いゲート絶縁膜4a、4bが形成されている。さらに
、ゲート絶縁膜4a。
4bの表面上には導電性を付与されたポリシリコンから
なるゲート電極5が形成されている。ゲート電極5はゲ
ート絶縁膜4bによってソース・ドレイン電極層6と絶
縁分離されている。さらに、ゲート電極5の一部はこの
ソース・ドレイン電極j16.6の上部に延在している
。PSD)ランジスタの表面上は厚い層間絶縁層7に覆
われている。
なるゲート電極5が形成されている。ゲート電極5はゲ
ート絶縁膜4bによってソース・ドレイン電極層6と絶
縁分離されている。さらに、ゲート電極5の一部はこの
ソース・ドレイン電極j16.6の上部に延在している
。PSD)ランジスタの表面上は厚い層間絶縁層7に覆
われている。
層間絶縁層7の中にはソース・ドレイン電極層6゜6に
達するコンタクトホール8が形成されている。
達するコンタクトホール8が形成されている。
配線M9はこのコンタクトホール8を通してソース・ド
レイン電極層6.6に接続されている。
レイン電極層6.6に接続されている。
このPSDトランジスタ構造の特徴は、n型不純物領域
3.3がソース・ドレイン電極層6.6に自己整合して
形成されていることである。また、ゲート電極5の一部
がソース・ドレイン電極層6゜6の上部に延在している
ことである。
3.3がソース・ドレイン電極層6.6に自己整合して
形成されていることである。また、ゲート電極5の一部
がソース・ドレイン電極層6゜6の上部に延在している
ことである。
次に、PSDトランジスタの製造工程について説明する
。第11A図ないし第11G図は、PSDトランジスタ
の製造工程を示す製造工程断面図である。まず、第11
A図を参照して、p型シリコン基板lの主表面上の所定
領域にLOGO3(Local 0xidation
of 5i1icon)法を用いて厚いフィール
ド酸化膜2を形成する。次に、p型シリコン基板1の主
表面上にポリシリコン層6を堆積し、導電性付与のため
の不純物イオンを注入する。
。第11A図ないし第11G図は、PSDトランジスタ
の製造工程を示す製造工程断面図である。まず、第11
A図を参照して、p型シリコン基板lの主表面上の所定
領域にLOGO3(Local 0xidation
of 5i1icon)法を用いて厚いフィール
ド酸化膜2を形成する。次に、p型シリコン基板1の主
表面上にポリシリコン層6を堆積し、導電性付与のため
の不純物イオンを注入する。
次に、第11B図に示すように、化学気相成長(CVD
)法によりシリコン酸化膜11をポリシリコン層6表面
上に堆積する。
)法によりシリコン酸化膜11をポリシリコン層6表面
上に堆積する。
さらに、第11C図を参照して、ゲートが形成されるべ
き部分のシリコン酸化膜11およびポリシリコン層6を
プラズマドライエツチング法により選択的に除去し、開
口部12を形成する。開口部12の内部においてp型シ
リコン基板1の表面が露出する。
き部分のシリコン酸化膜11およびポリシリコン層6を
プラズマドライエツチング法により選択的に除去し、開
口部12を形成する。開口部12の内部においてp型シ
リコン基板1の表面が露出する。
さらに、第11D図を参照して、酸化雰囲気中で加熱処
理し、開口部12内の露出したp型シリコン基板1表面
および開口部12に面するポリシリコン層6側面上にシ
リコン酸化膜4a、4bを形成する。その後、窒素雰囲
気中で加熱処理を施し、ポリシリコン層6中に導入した
不純物をp型シリコン基板1中に拡散する。これにより
n型不純物領域3.3が形成される。
理し、開口部12内の露出したp型シリコン基板1表面
および開口部12に面するポリシリコン層6側面上にシ
リコン酸化膜4a、4bを形成する。その後、窒素雰囲
気中で加熱処理を施し、ポリシリコン層6中に導入した
不純物をp型シリコン基板1中に拡散する。これにより
n型不純物領域3.3が形成される。
さらに、第11E図を参照して、絶縁層11およびゲー
ト絶縁層4a、4bの表面上にドープトポリシリコン層
5を堆積する。
ト絶縁層4a、4bの表面上にドープトポリシリコン層
5を堆積する。
さらに、第11F図を参照して、リソグラフィ法および
エツチング法を用いてポリシリコン層5および絶縁層1
1を所定の形状にパターニングし、ゲート電極5および
絶縁層11bを形成する。
エツチング法を用いてポリシリコン層5および絶縁層1
1を所定の形状にパターニングし、ゲート電極5および
絶縁層11bを形成する。
その後、第11G図を参照して、厚い層間絶縁層7を形
成した後、ソース・ドレイン電極層6゜6に達するコン
タクトホール8を形成する。そして、コンタクトホール
8を通してソースφドレイン領域6に接続されるアルミ
ニウム配線層9を形成する。以上の工程によりPSD)
ランジスタが製造される。
成した後、ソース・ドレイン電極層6゜6に達するコン
タクトホール8を形成する。そして、コンタクトホール
8を通してソースφドレイン領域6に接続されるアルミ
ニウム配線層9を形成する。以上の工程によりPSD)
ランジスタが製造される。
[発明が解決しようとする課題]
ところが、上記のような方法により製造される従来のP
SDトランジスタでは、ゲート絶縁膜4aの膜厚が不均
一となリデート耐圧が劣化するといつ問題があった。こ
れについて以下に説明する。
SDトランジスタでは、ゲート絶縁膜4aの膜厚が不均
一となリデート耐圧が劣化するといつ問題があった。こ
れについて以下に説明する。
第12図は、第11B図に示される工程でのチャネル領
域10を含む部分断面構造図である。p型シリコン基板
1表面には基板が外気と接触することにより生じる自然
酸化膜や、あるいはCVD反応炉内への搬入時の外気の
巻込みなどに起因する巻込酸化膜などの酸化膜16が付
随的に形成されている。したがって、酸化膜16の表面
はp型シリコン基板lの表面状態より平坦性において悪
化している。このような酸化膜16の表面上にCVD法
によりポリシリコン層6を形成すると、ポリシリコン層
6の表面はグレインの形状に対応して荒れた表面が形成
される。また、ポリシリコン層6の表面上に形成される
絶縁層11の表面の状態は、ポリシリコン層6の表面形
状を反映して同様に荒れた状態となる。
域10を含む部分断面構造図である。p型シリコン基板
1表面には基板が外気と接触することにより生じる自然
酸化膜や、あるいはCVD反応炉内への搬入時の外気の
巻込みなどに起因する巻込酸化膜などの酸化膜16が付
随的に形成されている。したがって、酸化膜16の表面
はp型シリコン基板lの表面状態より平坦性において悪
化している。このような酸化膜16の表面上にCVD法
によりポリシリコン層6を形成すると、ポリシリコン層
6の表面はグレインの形状に対応して荒れた表面が形成
される。また、ポリシリコン層6の表面上に形成される
絶縁層11の表面の状態は、ポリシリコン層6の表面形
状を反映して同様に荒れた状態となる。
次に、第13図は第11C図に示す開口部12形成後の
拡大断面図である。荒れた表面形状を有する絶縁層11
およびポリシリコンj16をエツチング除去すると、p
型シリコン基板1表面のチャネル領域10表面もこれら
の表面形状を反映して起伏の激しい凹凸面に形成される
。特に、ポリシリコン層6とシリコン基板上とはエツチ
ングの選択性がないためにシリコン基板上表面も連続的
にエツチングされるためである。
拡大断面図である。荒れた表面形状を有する絶縁層11
およびポリシリコンj16をエツチング除去すると、p
型シリコン基板1表面のチャネル領域10表面もこれら
の表面形状を反映して起伏の激しい凹凸面に形成される
。特に、ポリシリコン層6とシリコン基板上とはエツチ
ングの選択性がないためにシリコン基板上表面も連続的
にエツチングされるためである。
第14図は、第11D図に示す工程によりゲート絶縁膜
4a、4bが形成されたPSDトランジスタのチャネル
の部分拡大図である。荒れた表面形状を有するチャネル
領域IOの表面上に熱酸化法によりシリコン酸化膜を形
成すると、急峻な凹凸においてシリコン酸化膜の膜厚が
薄くなり、極端な場合にはエツジ転位が形成される。そ
して、ゲート絶縁JI4a全体としては膜厚が不均一に
なる。このために、膜厚の薄い部分において耐圧か劣化
し、ゲート酸化膜4a全体としてのゲート耐圧の劣化を
生じさせる。
4a、4bが形成されたPSDトランジスタのチャネル
の部分拡大図である。荒れた表面形状を有するチャネル
領域IOの表面上に熱酸化法によりシリコン酸化膜を形
成すると、急峻な凹凸においてシリコン酸化膜の膜厚が
薄くなり、極端な場合にはエツジ転位が形成される。そ
して、ゲート絶縁JI4a全体としては膜厚が不均一に
なる。このために、膜厚の薄い部分において耐圧か劣化
し、ゲート酸化膜4a全体としてのゲート耐圧の劣化を
生じさせる。
したがって、この発明は上記のような問題点を解消する
ためになされたもので、絶縁耐圧の優れた絶縁層を有す
る半導体装置を提供することを目的とする。
ためになされたもので、絶縁耐圧の優れた絶縁層を有す
る半導体装置を提供することを目的とする。
[課題を解決するための手段]
この発明による半導体装置は、単結晶シリコン°雁と、
この単結晶シリコン層の表面上に化学気相成長法により
形成された絶縁層と、さらに絶縁層の表面上に形成され
単結晶シリコン層との間に所定の電圧を印加するための
電極層とを備えている。
この単結晶シリコン層の表面上に化学気相成長法により
形成された絶縁層と、さらに絶縁層の表面上に形成され
単結晶シリコン層との間に所定の電圧を印加するための
電極層とを備えている。
さらに、他の発明による半導体装置は、主表面を有する
第1導電型の単結晶シリコン屓を備える。
第1導電型の単結晶シリコン屓を備える。
単結晶シリコン層の主表面中には互いに間を隔てて形成
された1対の第2導電型の不純物領域が形成されている
。1対の不純物領域の表面上には1対の導電層が形成さ
れ、また1対の不純物領域の間に位置する単結晶シリコ
ン屑の表面上には、化学気相成長法により形成された第
1絶縁層が形成されている。第1絶縁層の表面上には、
その一部が導電層の表面上に第2絶縁層を介して形成さ
れたゲート電極層が形成されている。
された1対の第2導電型の不純物領域が形成されている
。1対の不純物領域の表面上には1対の導電層が形成さ
れ、また1対の不純物領域の間に位置する単結晶シリコ
ン屑の表面上には、化学気相成長法により形成された第
1絶縁層が形成されている。第1絶縁層の表面上には、
その一部が導電層の表面上に第2絶縁層を介して形成さ
れたゲート電極層が形成されている。
この発明による半導体装置の製造方法は、単結晶シリコ
ン層の表面上に化学気相成長法を用いて絶縁層を形成し
、さらに絶縁層の表面上に電極層を形成する工程を有し
ている。
ン層の表面上に化学気相成長法を用いて絶縁層を形成し
、さらに絶縁層の表面上に電極層を形成する工程を有し
ている。
[作用]
化学気相成長法により形成される絶縁層、たとえばシリ
コン酸化膜あるいはシリコン窒化膜は熱酸化膜などに比
べて下層の被覆性に優れ、均一な膜厚に形成することが
できる。したがって、下層の単結晶シリコン屑表面が荒
れた状態であっても均一な膜厚に形成することができ、
絶縁耐圧を良好に維持することが可能となる。
コン酸化膜あるいはシリコン窒化膜は熱酸化膜などに比
べて下層の被覆性に優れ、均一な膜厚に形成することが
できる。したがって、下層の単結晶シリコン屑表面が荒
れた状態であっても均一な膜厚に形成することができ、
絶縁耐圧を良好に維持することが可能となる。
[実施例コ
以下、この発明の実施例について図を用いて説明する。
第1図は、この発明の第1の実施例によるPSDトラン
ジスタの断面構造図である。第1図を参照して、p型シ
リコン基板lの主表面上の所定領域はLOCOS法によ
り膜厚の厚いフィールド酸化膜2が形成されている。フ
ィールド酸化膜2に囲まれたp型シリコン基板1表面中
にはソース・ドレイン領域となる1対のn型不純物領域
3.3が形成されている。n型領域3.3は相対的に低
濃度の領域と、相対的に高濃度の領域からなるいわゆる
LDD (Lightly Doped Dr a
i n)構造を構成している。n型不純物領域3.3
の間に位置するp型シリコン基板1表面領域はトランジ
スタのチャネル領域10となる。n型不純物領域3.3
の表面上には導電性を有するポリシリコンからなるソー
ス・ドレイン電極層6゜6が形成されている。ソース・
ドレイン電極M6゜6はさらにフィールド酸化膜2の上
部に延在している。チャネル領域10の表面上にはゲー
ト絶縁膜4a、4bを介在してゲート電極5が形成され
ている。ゲート電極5は導電性を有するポリシリコンか
らなる。ゲート電極5の一部は絶縁層11を介在してソ
ース・ドレイン領域6.6の上部に乗り上げた構造を有
している。PSDトランジスタの表面上は厚い層間絶縁
層7に覆われている。
ジスタの断面構造図である。第1図を参照して、p型シ
リコン基板lの主表面上の所定領域はLOCOS法によ
り膜厚の厚いフィールド酸化膜2が形成されている。フ
ィールド酸化膜2に囲まれたp型シリコン基板1表面中
にはソース・ドレイン領域となる1対のn型不純物領域
3.3が形成されている。n型領域3.3は相対的に低
濃度の領域と、相対的に高濃度の領域からなるいわゆる
LDD (Lightly Doped Dr a
i n)構造を構成している。n型不純物領域3.3
の間に位置するp型シリコン基板1表面領域はトランジ
スタのチャネル領域10となる。n型不純物領域3.3
の表面上には導電性を有するポリシリコンからなるソー
ス・ドレイン電極層6゜6が形成されている。ソース・
ドレイン電極M6゜6はさらにフィールド酸化膜2の上
部に延在している。チャネル領域10の表面上にはゲー
ト絶縁膜4a、4bを介在してゲート電極5が形成され
ている。ゲート電極5は導電性を有するポリシリコンか
らなる。ゲート電極5の一部は絶縁層11を介在してソ
ース・ドレイン領域6.6の上部に乗り上げた構造を有
している。PSDトランジスタの表面上は厚い層間絶縁
層7に覆われている。
層間絶縁層7中にはソース・ドレイン電極層6゜6に達
するコンタクトホール8が形成されている。
するコンタクトホール8が形成されている。
層間絶縁層7の表面上にはたとえば、アルミニウム、高
融点金属などからなる配線層9.9が形成されており、
この配線層はコンタクトホール8を通してソース・ドレ
イン電極層6.6に接続されている。
融点金属などからなる配線層9.9が形成されており、
この配線層はコンタクトホール8を通してソース・ドレ
イン電極層6.6に接続されている。
ゲート絶縁層4a、4bはCVD法により形成されたシ
リコン酸化膜あるいはシリコン窒化膜、さらにはシリコ
ン酸化膜とシリコン窒化膜との複合膜からなる。CVD
絶縁膜は熱酸化膜に比べ被覆性に優れ、均一な膜厚を得
ることができる。これによりゲート絶縁耐圧の向上が図
られる。
リコン酸化膜あるいはシリコン窒化膜、さらにはシリコ
ン酸化膜とシリコン窒化膜との複合膜からなる。CVD
絶縁膜は熱酸化膜に比べ被覆性に優れ、均一な膜厚を得
ることができる。これによりゲート絶縁耐圧の向上が図
られる。
次に、第1図に示すPSDトランジスタの製造工程につ
いて説明する。第2A図ないし第2H図は、PSDトラ
ンジスタの製造工程断面図である。
いて説明する。第2A図ないし第2H図は、PSDトラ
ンジスタの製造工程断面図である。
まず、第2A図を参照して、p型シリコン基板1の表面
上の所定領域にLOCO3法用いたフィールド酸化膜2
を形成する。次に、シリコン基板1表面上にCVD法を
用いて膜厚200OAのポリシリコン層6を堆積する。
上の所定領域にLOCO3法用いたフィールド酸化膜2
を形成する。次に、シリコン基板1表面上にCVD法を
用いて膜厚200OAのポリシリコン層6を堆積する。
さらに、その表面上に膜厚200OAのシリコン酸化膜
11を堆積する。
11を堆積する。
次に、第2B図を参照して、フォトリソグラフィ法およ
びエツチング法を用いてシリコン酸化膜11およびポリ
シリコン層6を選択的に除去し、ゲート形成用の開口部
12を形成する。エツチングはたとえば反応性イオンエ
ツチング(RI E)が用いられる。このエツチング後
の開口部12周辺の拡大図は、「従来の技術」の章で説
明した第13図に示される構造と同様に、チャネル領域
10の表面が荒れた表面状態となっている。
びエツチング法を用いてシリコン酸化膜11およびポリ
シリコン層6を選択的に除去し、ゲート形成用の開口部
12を形成する。エツチングはたとえば反応性イオンエ
ツチング(RI E)が用いられる。このエツチング後
の開口部12周辺の拡大図は、「従来の技術」の章で説
明した第13図に示される構造と同様に、チャネル領域
10の表面が荒れた表面状態となっている。
さらに、第2C図を参照して、CVD法を用いて開口部
12の内部およびシリコン酸化膜11の表面上に膜厚1
50Aのシリコン酸化膜4a14bを形成する。このC
VDプロセスは、モノシラン(SiHa)と酸化二窒素
(N20)のガスを850℃の温度下で酸化反応させる
ことにより約6.5分程度でシリコン酸化、膜か形成さ
れる。このシリコン酸化膜の形成状態を第3図に示す。
12の内部およびシリコン酸化膜11の表面上に膜厚1
50Aのシリコン酸化膜4a14bを形成する。このC
VDプロセスは、モノシラン(SiHa)と酸化二窒素
(N20)のガスを850℃の温度下で酸化反応させる
ことにより約6.5分程度でシリコン酸化、膜か形成さ
れる。このシリコン酸化膜の形成状態を第3図に示す。
図示されるように、CVD法により形成されたシリコン
酸化膜4aは、荒れた表面形状を有するシリコン基板l
のチャネル領域10上においてもその表面を十分に被覆
し、かつ均一な膜厚で形成できる性質を備えている。
酸化膜4aは、荒れた表面形状を有するシリコン基板l
のチャネル領域10上においてもその表面を十分に被覆
し、かつ均一な膜厚で形成できる性質を備えている。
次に、第2D図を参照して、シリコン基板1上の全面に
CVD法を用いて膜厚3500Aのポリシリコン層5を
形成する。
CVD法を用いて膜厚3500Aのポリシリコン層5を
形成する。
さらに、第2E図を参照して、フォトリソグラフィ法お
よびエツチング法を用いてポリシリコン層5およびシリ
コン酸化膜11を所定の形状にパターニングし、ゲート
電極5を形成する。ゲート電極5は断面の両端部がシリ
コン酸化膜11を介在してソース・ドレイン電極層6.
6の表面上に乗り上げた丁字形に形成される。
よびエツチング法を用いてポリシリコン層5およびシリ
コン酸化膜11を所定の形状にパターニングし、ゲート
電極5を形成する。ゲート電極5は断面の両端部がシリ
コン酸化膜11を介在してソース・ドレイン電極層6.
6の表面上に乗り上げた丁字形に形成される。
さらに、第2F図を参照して、まず、ゲート電極5をマ
スクとしてソース・ドレイン電極6の内部にドーズ量1
O14/cm2以下の低濃度のリンイオン13を回転斜
めイオン注入法により注入する。そのイオン注入により
ゲート電極5に覆われたソース・ドレイン領域6.6の
部分にも低濃度のリンイオン13が導入される。次に、
ゲート電極5をマスクとしてソース・ドレイン電極層6
゜6中にドーズ量1015/cm2程度の高濃度の砒素
イオン14を垂直にイオン注入する。これにより、ゲー
ト電極5に覆われた部分を除くソース・ドレイン電極層
6.6の領域に高濃度の砒素イオンが注入される。
スクとしてソース・ドレイン電極6の内部にドーズ量1
O14/cm2以下の低濃度のリンイオン13を回転斜
めイオン注入法により注入する。そのイオン注入により
ゲート電極5に覆われたソース・ドレイン領域6.6の
部分にも低濃度のリンイオン13が導入される。次に、
ゲート電極5をマスクとしてソース・ドレイン電極層6
゜6中にドーズ量1015/cm2程度の高濃度の砒素
イオン14を垂直にイオン注入する。これにより、ゲー
ト電極5に覆われた部分を除くソース・ドレイン電極層
6.6の領域に高濃度の砒素イオンが注入される。
さらに、第2G図を参照して、高温熱処理を施し、ソー
ス・ドレイン電極層6.6中に含まれた高濃度の砒素イ
オン14および低濃度のリンイオン13をp型シリコン
基板1表面中に拡散させる。
ス・ドレイン電極層6.6中に含まれた高濃度の砒素イ
オン14および低濃度のリンイオン13をp型シリコン
基板1表面中に拡散させる。
ソース・ドレイン電極JI6.6中のゲート電極5に覆
われた領域からは低濃度のリンが拡散され、ゲート電極
5に覆われていない領域からは高濃度の砒素あるいはリ
ンが拡散する。これによって相対的に低濃度の拡散領域
3aと相対的に高濃度の拡散領域3bからなるLDD構
造のソース・ドレイン領域3.3が形成される。
われた領域からは低濃度のリンが拡散され、ゲート電極
5に覆われていない領域からは高濃度の砒素あるいはリ
ンが拡散する。これによって相対的に低濃度の拡散領域
3aと相対的に高濃度の拡散領域3bからなるLDD構
造のソース・ドレイン領域3.3が形成される。
その後、第2H図を参照して、全面に厚い層間絶縁層7
を形成し、所定の煩域にコンタクトホール8を形成する
。さらに、層間絶縁層7の表面上には配線層9が形成さ
れる。配線層9はコンタクトホール8を通してソース・
ドレイン電極層6゜6に接続される。
を形成し、所定の煩域にコンタクトホール8を形成する
。さらに、層間絶縁層7の表面上には配線層9が形成さ
れる。配線層9はコンタクトホール8を通してソース・
ドレイン電極層6゜6に接続される。
以上の工程により製造されたPSD)ランジスタと、従
来の方法により形成されたPSDトランジスタのゲート
耐圧試験の結果を第4図および第5図に示す。第4図は
、この発明によるPSDトランジスタのゲート耐圧を示
し、第5図は、従来のPSDトランジスタのゲート耐圧
を示している。
来の方法により形成されたPSDトランジスタのゲート
耐圧試験の結果を第4図および第5図に示す。第4図は
、この発明によるPSDトランジスタのゲート耐圧を示
し、第5図は、従来のPSDトランジスタのゲート耐圧
を示している。
両図の比較から明らかなように、本発明によるPSDト
ランジスタのゲート絶縁膜は、従来のものに比べてはる
かに高い絶縁耐圧を有している。
ランジスタのゲート絶縁膜は、従来のものに比べてはる
かに高い絶縁耐圧を有している。
次に、この発明の第1の実施例の変形例を示す第2の実
施例について説明する。第6図に示す第2の実施例は、
第1図に示す第1の実施例に比べて、ソース・ドレイン
電極層6.6とゲート電極5との間に形成されるケート
絶縁層4bの膜厚か、ゲート絶縁層4aの膜厚に比べて
大きく形成されるものである。第7A図および第7B図
は、第2の実施例において、第1の実施例の製造工程に
さらに追加される製造工程の断面図を示している。
施例について説明する。第6図に示す第2の実施例は、
第1図に示す第1の実施例に比べて、ソース・ドレイン
電極層6.6とゲート電極5との間に形成されるケート
絶縁層4bの膜厚か、ゲート絶縁層4aの膜厚に比べて
大きく形成されるものである。第7A図および第7B図
は、第2の実施例において、第1の実施例の製造工程に
さらに追加される製造工程の断面図を示している。
すなわち、第1の実施例において、第2B図に示す工程
の後、第7A図および第7B図の工程が行なわれる。ま
ず、第7A図を参照して、シリコン基板1上の全面にシ
リコン酸化膜4oを堆積する。
の後、第7A図および第7B図の工程が行なわれる。ま
ず、第7A図を参照して、シリコン基板1上の全面にシ
リコン酸化膜4oを堆積する。
次に、第7B図を参照して、シリコン酸化膜40をRI
Eなどを用いて異方性エツチングする。
Eなどを用いて異方性エツチングする。
これにより、開口部12内の側壁にのみシリコン酸化膜
のサイドウオールスペーサ4 c s 4 cが形成さ
れる。
のサイドウオールスペーサ4 c s 4 cが形成さ
れる。
この後、第1の実施例の第2C図に示す工程が行なわれ
る。すなわち、開口部12内に露出したシリコン基板1
表面上およびサイドウオールスペーサ4c上およびシリ
コン酸化膜11の表面上にCVD法によるシリコン酸化
膜4a、4bが形成される。
る。すなわち、開口部12内に露出したシリコン基板1
表面上およびサイドウオールスペーサ4c上およびシリ
コン酸化膜11の表面上にCVD法によるシリコン酸化
膜4a、4bが形成される。
この実施例においては、第1の実施例に比べて、ゲート
電極5とソース・ドレイン電極層6.6との間の絶縁耐
圧が向上する。なお、この実施例については同一発明者
による先の出願(特願平1−86011)に開示されて
いる。
電極5とソース・ドレイン電極層6.6との間の絶縁耐
圧が向上する。なお、この実施例については同一発明者
による先の出願(特願平1−86011)に開示されて
いる。
次に、この発明の第3の実施例について第8図を用いて
説明する。第8図は、いわゆる5ol(Silicon
on 1nsulator)構造のMOSトラン
ジスタの断面構造図である。
説明する。第8図は、いわゆる5ol(Silicon
on 1nsulator)構造のMOSトラン
ジスタの断面構造図である。
SOI構造は、第1の多結晶シリコン基板1の表面上に
絶縁層20が形成され、絶縁層2oの表面上にさらに第
2の単結晶シリコン層21が形成されている。第2の単
結晶シリコン層21の表面は比較的凹凸形状に構成され
る。したがって、その表面上に熱酸化によるゲート酸化
膜を構成すると、従来の技術について説明したと同様の
問題か生しる。したがって、第2の単結晶シリコン層2
1表面上に形成されるMOSトランジスタは、ゲート絶
縁層4がCVD法で形成される。
絶縁層20が形成され、絶縁層2oの表面上にさらに第
2の単結晶シリコン層21が形成されている。第2の単
結晶シリコン層21の表面は比較的凹凸形状に構成され
る。したがって、その表面上に熱酸化によるゲート酸化
膜を構成すると、従来の技術について説明したと同様の
問題か生しる。したがって、第2の単結晶シリコン層2
1表面上に形成されるMOSトランジスタは、ゲート絶
縁層4がCVD法で形成される。
さらに、この発明の第4の実施例について説明する。第
9図は、いわゆるSPE (So 1 i dphas
e epitaxy)上に形成されたMOSトランジ
スタの断面構造図である。シリコン基板1表面上には固
相エピタキシャル層22が形成されている。そして、M
OSトランジスタはこの固相エピタキシャル層22表面
に形成されている。第10A図および第10B図は、固
相エピタキシャル層22の製造工程を示す断面図である
。
9図は、いわゆるSPE (So 1 i dphas
e epitaxy)上に形成されたMOSトランジ
スタの断面構造図である。シリコン基板1表面上には固
相エピタキシャル層22が形成されている。そして、M
OSトランジスタはこの固相エピタキシャル層22表面
に形成されている。第10A図および第10B図は、固
相エピタキシャル層22の製造工程を示す断面図である
。
第10A図を参照して、シリコン基板1表面上にはCV
D法によりポリシリコン層22aが堆積される。そして
、ポリシリコン層22aに対してシリコンイオン19を
ドーズ量10”/cm2でイオン注入し、アモルファス
化する。
D法によりポリシリコン層22aが堆積される。そして
、ポリシリコン層22aに対してシリコンイオン19を
ドーズ量10”/cm2でイオン注入し、アモルファス
化する。
次に、第10B図を参照して、アニール処理を行ないア
モルファス化したシリコン層22aを単結晶化する。こ
れによっで単結晶シリコンからなる固相エピタキシャル
層22が形成される。また、この固相エピタキシャル層
22の表面にMOS)ランジスタを形成する際、上記の
SO■と同様に表面凹凸形状に起因するゲート耐圧の劣
化の問題がある。したがって、固相エピタキシャル層2
2の表面上にはCVD法によるゲート絶縁層4が形成さ
れる。これにより熱酸化によるゲート絶縁層に比べて絶
縁耐圧の優れたMOSトランジスタを形成することがで
きる。
モルファス化したシリコン層22aを単結晶化する。こ
れによっで単結晶シリコンからなる固相エピタキシャル
層22が形成される。また、この固相エピタキシャル層
22の表面にMOS)ランジスタを形成する際、上記の
SO■と同様に表面凹凸形状に起因するゲート耐圧の劣
化の問題がある。したがって、固相エピタキシャル層2
2の表面上にはCVD法によるゲート絶縁層4が形成さ
れる。これにより熱酸化によるゲート絶縁層に比べて絶
縁耐圧の優れたMOSトランジスタを形成することがで
きる。
なお、上記実施例においては、ゲート絶縁層としてCV
D法によるシリコン酸化膜について説明したが、モノシ
ラン(S 1Hs )とアンモニウム(NH3)ガスを
用いたCVD窒化膜を用いても構わない。さらに、CV
D酸化膜を形成した後、窒化処理を施して、その表面に
窒化膜を形成した複合膜を用いても構わない。
D法によるシリコン酸化膜について説明したが、モノシ
ラン(S 1Hs )とアンモニウム(NH3)ガスを
用いたCVD窒化膜を用いても構わない。さらに、CV
D酸化膜を形成した後、窒化処理を施して、その表面に
窒化膜を形成した複合膜を用いても構わない。
[発明の効果]
このように、この発明によれば、単結晶シリコン層表面
上にCVD法によるゲート絶縁層を形成することにより
、絶縁耐圧が向上した高信頼性を有する半導体装置を実
現できる。
上にCVD法によるゲート絶縁層を形成することにより
、絶縁耐圧が向上した高信頼性を有する半導体装置を実
現できる。
第1図は、この発明の第1の実施例によるPSDトラン
ジスタの断面構造図である。第2A図、第2B図、第2
C図、第2D図、第2E図、第2F図、第2G図および
第2H図は、第1図に示すPSD)ランジスタの製造工
程断面図である。第3図は、第2C図に示すPSDトラ
ンジスタの部分拡大図である。第4図および第5図は、
第1の実施例および従来のPSD)ランジスタのゲート
耐圧分布図である。 第6図は、この発明の第2の実施例によるPSDトラン
ジスタの断面構造図である。第7A図、第7B図は、第
6図に示すPSDトランジスタの主要な製造工程断面図
である。 第8図は、この発明の第3の実施例によるSOI構造に
形成されたMOSトランジスタの断面構造図である。 第9図は、この発明の第4の実施例によるSPE層上に
形成されたMOSトランジスタの断面構造図である。第
10A図および第10B図は、第9図のMOSトランジ
スタの主要な製造工程断面図である。 第11A図、第11B図、第11C図、第11D図、第
11E図、第11F図および第1.10図は、従来のP
SDトランジスタの製造工程断面図である。第12図は
、第11B図の部分断面拡大図である。第13図は、第
11C図に示すPSDトランジスタの部分断面拡大図で
ある。第14図は、第11D図に示すPSD トランジ
スタの部分断面拡大図である。 図において、]はp型シリコン基板、2はフィールド酸
化膜、3はn型不純物領域、4a、4bはゲート絶縁層
、5はゲート電極、6はソース・ドレイン電極層、10
はチャネル領域、11は絶縁層、20は絶縁層、21は
単結晶シリコン層、22は固相エピタキシャル層を示し
ている。 なお、図中同一符号は、同一または相当部分を示す。
ジスタの断面構造図である。第2A図、第2B図、第2
C図、第2D図、第2E図、第2F図、第2G図および
第2H図は、第1図に示すPSD)ランジスタの製造工
程断面図である。第3図は、第2C図に示すPSDトラ
ンジスタの部分拡大図である。第4図および第5図は、
第1の実施例および従来のPSD)ランジスタのゲート
耐圧分布図である。 第6図は、この発明の第2の実施例によるPSDトラン
ジスタの断面構造図である。第7A図、第7B図は、第
6図に示すPSDトランジスタの主要な製造工程断面図
である。 第8図は、この発明の第3の実施例によるSOI構造に
形成されたMOSトランジスタの断面構造図である。 第9図は、この発明の第4の実施例によるSPE層上に
形成されたMOSトランジスタの断面構造図である。第
10A図および第10B図は、第9図のMOSトランジ
スタの主要な製造工程断面図である。 第11A図、第11B図、第11C図、第11D図、第
11E図、第11F図および第1.10図は、従来のP
SDトランジスタの製造工程断面図である。第12図は
、第11B図の部分断面拡大図である。第13図は、第
11C図に示すPSDトランジスタの部分断面拡大図で
ある。第14図は、第11D図に示すPSD トランジ
スタの部分断面拡大図である。 図において、]はp型シリコン基板、2はフィールド酸
化膜、3はn型不純物領域、4a、4bはゲート絶縁層
、5はゲート電極、6はソース・ドレイン電極層、10
はチャネル領域、11は絶縁層、20は絶縁層、21は
単結晶シリコン層、22は固相エピタキシャル層を示し
ている。 なお、図中同一符号は、同一または相当部分を示す。
Claims (3)
- (1)単結晶シリコン層と、 前記単結晶シリコン層の表面上に化学気相成長法により
形成された絶縁層と、 前記絶縁層の表面上に形成され、前記単結晶シリコン層
との間に所定の電圧を印加するための電極層とを備えた
、半導体装置。 - (2)主表面を有する第1導電型の単結晶シリコン層と
、 前記単結晶シリコン層の主表面中に互いに間を隔てて形
成された1対の第2導電型の不純物領域と、 前記不純物領域の表面上に形成された1対の導電層と、 前記1対の不純物領域の間に位置する前記単結晶シリコ
ン層の表面上に化学気相成長法により形成された第1絶
縁層と、 前記第1絶縁層上に形成され、その一部が前記導電層の
表面上に第2絶縁層を介在して形成されたゲート電極層
とを備えた、半導体装置。 - (3)単結晶シリコン層表面上に形成された絶縁層と、
前記絶縁層の表面上に形成され前記シリコン単結晶との
間に所定の電圧を印加するための電極層とを有する半導
体装置の製造方法であって、 前記単結晶シリコン層の表面上に化学気相成長法を用い
て絶縁層を形成する工程と、 前記絶縁層の表面上に電極層を形成する工程とを備えた
、半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2089503A JPH03286536A (ja) | 1990-04-03 | 1990-04-03 | 半導体装置およびその製造方法 |
US07/676,580 US5134452A (en) | 1990-04-03 | 1991-03-29 | MIS type FET semiconductor device with gate insulating layer having a high dielectric breakdown strength |
KR1019910005401A KR950003937B1 (ko) | 1990-04-03 | 1991-04-03 | 반도체 장치 및 그 제조방법 |
US07/878,387 US5275960A (en) | 1990-04-03 | 1992-05-28 | Method of manufacturing MIS type FET semiconductor device with gate insulating layer having a high dielectric breakdown strength |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2089503A JPH03286536A (ja) | 1990-04-03 | 1990-04-03 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03286536A true JPH03286536A (ja) | 1991-12-17 |
Family
ID=13972579
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2089503A Pending JPH03286536A (ja) | 1990-04-03 | 1990-04-03 | 半導体装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US5134452A (ja) |
JP (1) | JPH03286536A (ja) |
KR (1) | KR950003937B1 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05283710A (ja) * | 1991-12-06 | 1993-10-29 | Intel Corp | 高電圧mosトランジスタ及びその製造方法 |
US5712177A (en) * | 1994-08-01 | 1998-01-27 | Motorola, Inc. | Method for forming a reverse dielectric stack |
KR0165398B1 (ko) * | 1995-05-26 | 1998-12-15 | 윤종용 | 버티칼 트랜지스터의 제조방법 |
KR100233832B1 (ko) * | 1996-12-14 | 1999-12-01 | 정선종 | 반도체 소자의 트랜지스터 및 그 제조방법 |
US5783479A (en) * | 1997-06-23 | 1998-07-21 | National Science Council | Structure and method for manufacturing improved FETs having T-shaped gates |
US6593617B1 (en) * | 1998-02-19 | 2003-07-15 | International Business Machines Corporation | Field effect transistors with vertical gate side walls and method for making such transistors |
US6720632B2 (en) * | 2000-06-20 | 2004-04-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having diffusion layer formed using dopant of large mass number |
FR2823597A1 (fr) * | 2001-04-12 | 2002-10-18 | St Microelectronics Sa | Procede de fabrication d'un transistor mos a longueur de grille tres reduite, et transistor mos correspondant |
US6403485B1 (en) | 2001-05-02 | 2002-06-11 | Chartered Semiconductor Manufacturing Ltd | Method to form a low parasitic capacitance pseudo-SOI CMOS device |
US6534405B1 (en) * | 2001-10-01 | 2003-03-18 | Taiwan Semiconductor Manufacturing Company | Method of forming a MOSFET device featuring a dual salicide process |
US6551883B1 (en) * | 2001-12-27 | 2003-04-22 | Silicon Integrated Systems Corp. | MOS device with dual gate insulators and method of forming the same |
JP2004119644A (ja) * | 2002-09-26 | 2004-04-15 | Renesas Technology Corp | 半導体装置の製造方法及び半導体装置 |
KR100712524B1 (ko) * | 2005-08-09 | 2007-04-30 | 삼성전자주식회사 | 확장된 게이트 표면적을 갖는 드라이브 트랜지스터를구비한 cmos 이미지 센서 및 그 제조방법 |
RU2677500C1 (ru) * | 2018-03-07 | 2019-01-17 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" | Способ изготовления полупроводникового прибора |
RU2734094C1 (ru) * | 2020-05-02 | 2020-10-12 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) | Способ изготовления полупроводникового прибора |
RU2748455C1 (ru) * | 2020-07-08 | 2021-05-25 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" | Способ изготовления полупроводникового прибора |
RU2752125C1 (ru) * | 2020-11-20 | 2021-07-23 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) | Способ изготовления полупроводникового прибора |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3899474A (en) * | 1971-07-05 | 1975-08-12 | Inst Francais Du Petrole | Process for manufacturing hydrogenated polymers from conjugated diolefins |
US3899373A (en) * | 1974-05-20 | 1975-08-12 | Ibm | Method for forming a field effect device |
US4466172A (en) * | 1979-01-08 | 1984-08-21 | American Microsystems, Inc. | Method for fabricating MOS device with self-aligned contacts |
JPS5632768A (en) * | 1979-08-24 | 1981-04-02 | Mitsubishi Electric Corp | Semiconductor device |
US4697330A (en) * | 1983-02-23 | 1987-10-06 | Texas Instruments Incorporated | Floating gate memory process with improved dielectric |
JPS6116573A (ja) * | 1984-07-03 | 1986-01-24 | Matsushita Electronics Corp | Mis型半導体装置の製造方法 |
US4843023A (en) * | 1985-09-25 | 1989-06-27 | Hewlett-Packard Company | Process for forming lightly-doped-drain (LDD) without extra masking steps |
US4771012A (en) * | 1986-06-13 | 1988-09-13 | Matsushita Electric Industrial Co., Ltd. | Method of making symmetrically controlled implanted regions using rotational angle of the substrate |
US4791074A (en) * | 1986-08-29 | 1988-12-13 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor apparatus |
US4758530A (en) * | 1986-12-08 | 1988-07-19 | Delco Electronics Corporation | Doubly-self-aligned hole-within-a-hole structure in semiconductor fabrication involving a double LOCOS process aligned with sidewall spacers |
JPS63181468A (ja) * | 1987-01-23 | 1988-07-26 | Fujitsu Ltd | Mis型電界効果トランジスタ |
JPS63316476A (ja) * | 1987-06-18 | 1988-12-23 | Seiko Instr & Electronics Ltd | 半導体装置およびその製造方法 |
JPS64765A (en) * | 1987-06-23 | 1989-01-05 | Seiko Epson Corp | Semiconductor device |
US4803173A (en) * | 1987-06-29 | 1989-02-07 | North American Philips Corporation, Signetics Division | Method of fabrication of semiconductor device having a planar configuration |
JPH0196969A (ja) * | 1987-10-08 | 1989-04-14 | Nec Corp | 太陽電池保護装置 |
US4855247A (en) * | 1988-01-19 | 1989-08-08 | Standard Microsystems Corporation | Process for fabricating self-aligned silicide lightly doped drain MOS devices |
US5021851A (en) * | 1988-05-03 | 1991-06-04 | Texas Instruments Incorporated | NMOS source/drain doping with both P and As |
US5175118A (en) * | 1988-09-20 | 1992-12-29 | Mitsubishi Denki Kabushiki Kaisha | Multiple layer electrode structure for semiconductor device and method of manufacturing thereof |
JP2508818B2 (ja) * | 1988-10-03 | 1996-06-19 | 三菱電機株式会社 | 半導体装置の製造方法 |
US4992388A (en) * | 1989-12-10 | 1991-02-12 | Motorola, Inc. | Short channel IGFET process |
-
1990
- 1990-04-03 JP JP2089503A patent/JPH03286536A/ja active Pending
-
1991
- 1991-03-29 US US07/676,580 patent/US5134452A/en not_active Expired - Lifetime
- 1991-04-03 KR KR1019910005401A patent/KR950003937B1/ko not_active IP Right Cessation
-
1992
- 1992-05-28 US US07/878,387 patent/US5275960A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR910019260A (ko) | 1991-11-30 |
KR950003937B1 (ko) | 1995-04-21 |
US5275960A (en) | 1994-01-04 |
US5134452A (en) | 1992-07-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4173629B2 (ja) | シリコンカーバイドに設けた自己整合パワー電界効果トランジスタ | |
US5254490A (en) | Self-aligned method of fabricating an LDD MOSFET device | |
JPH03286536A (ja) | 半導体装置およびその製造方法 | |
JPH0923010A (ja) | 半導体素子及びその製造方法 | |
JP3249892B2 (ja) | Soi構造を有する半導体装置の製造方法 | |
US7391077B2 (en) | Vertical type semiconductor device | |
JPH0571174B2 (ja) | ||
US5913115A (en) | Method for producing a CMOS circuit | |
JPS63257231A (ja) | 半導体装置の製造方法 | |
KR940011478B1 (ko) | 반도체 장치의 제조방법 | |
JPH07161728A (ja) | 半導体装置およびその製造方法 | |
JP3277434B2 (ja) | トランジスタの製造方法 | |
JPH06224424A (ja) | Mosトランジスタおよびその製造方法 | |
JPH03297147A (ja) | 半導体装置の製造方法 | |
JPH03163832A (ja) | 半導体装置 | |
JPH01208865A (ja) | 半導体装置の製造方法 | |
JPS62261174A (ja) | 半導体装置の製造方法 | |
KR0157910B1 (ko) | 엘디디 구조를 갖는 모스형 전계효과 트랜지스터의 제조방법 | |
JPH06151453A (ja) | 高耐圧トランジスタおよびその製造方法 | |
JPH0555585A (ja) | 絶縁ゲート形電界効果トランジスタの製造方法 | |
JPH01112770A (ja) | 半導体装置の製造方法 | |
JPH03171740A (ja) | 半導体装置の製造方法 | |
JPH08125168A (ja) | 半導体装置及びその製造方法 | |
JPH03272144A (ja) | 半導体装置およびその製造方法 | |
JPH0240921A (ja) | バイポーラトランジスタの製造方法 |