JP2504573B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2504573B2
JP2504573B2 JP1203771A JP20377189A JP2504573B2 JP 2504573 B2 JP2504573 B2 JP 2504573B2 JP 1203771 A JP1203771 A JP 1203771A JP 20377189 A JP20377189 A JP 20377189A JP 2504573 B2 JP2504573 B2 JP 2504573B2
Authority
JP
Japan
Prior art keywords
diffusion region
impurity concentration
semiconductor device
semiconductor substrate
type diffusion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1203771A
Other languages
English (en)
Other versions
JPH0369160A (ja
Inventor
宗博 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP1203771A priority Critical patent/JP2504573B2/ja
Priority to US07/561,608 priority patent/US5110750A/en
Priority to EP90115161A priority patent/EP0414040B1/en
Priority to DE69014018T priority patent/DE69014018T2/de
Priority to KR1019900012146A priority patent/KR930011173B1/ko
Publication of JPH0369160A publication Critical patent/JPH0369160A/ja
Application granted granted Critical
Publication of JP2504573B2 publication Critical patent/JP2504573B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107Substrate region of field-effect devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は半導体装置及びその製造方法に関するもので
ある。
(従来の技術) 以下第9図及び第10図を参照して、従来技術による半
導体装置について説明する。第9図は、従来技術による
半導体装置を示した断面図である。
従来技術による半導体装置は、N型半導体基板(30)
と、このN型半導体基板(30)表面に形成されたP型拡
散領域(31)とを備えている。
このP型拡散領域(31)は、N型半導体基板(30)に
P型の不純物をイオン注入し、その後熱拡散を行なうこ
とにより形成される。しかし、P型拡散領域(31)は第
9図に示した様に、イオン注入による不純物ドープ境界
b点からc点まで拡がっている。この為、P型拡散領域
(31)とN型半導体基板(30)との境界部では、不純物
の拡散により表面における不純物濃度(以下“表面濃
度”と称す)の低下が生じてしまう。
第10図に、従来技術による半導体装置の表面方向の濃
度プロファイルを示す。第10図に示した様に、表面濃度
はP型拡散領域内a点の領域までは均一であるが、a点
より外側では低下してしまう。この為、表面濃度が低下
しているa点からc点の領域にトランジスタを形成する
と、しきい値電圧が低下するという問題点が生じる。こ
の為、表面濃度が低下しているa点からc点の領域への
トランジスタの形成を避け、a点よりP型拡散領域(3
1)内側にトランジスタを形成することにより、しきい
値電圧の低下を防いでいた。
(発明が解決しようとする課題) 上記の様な半導体装置では、P型拡散領域内の表面濃
度の低下している領域へのトランジスタの形成を避け、
表面濃度の一定な領域にトランジスタを形成することに
より、しきい値電圧の低下を防いでいた。
しかし、P型拡散領域の不純物濃度が高くなり、又は
熱拡散によりP型拡散領域の深さを深くしようとした場
合、表面濃度の低下しているa点からc点の領域間の距
離は長くなってしまう。つまり、トランジスタを形成で
きない領域が大きくなってしまう。このことは、高集積
化を必要とする半導体装置にとっては大きな問題点とな
る。
本発明は、上記の様な問題点を緩和し、拡散領域の表
面濃度の一定な半導体装置、及びその製造方法を提供す
ることを目的とする。
[発明の構成] (課題を解決するための手段) 上記目的を達成するために本発明においては、第1導
電型の半導体基板と、この半導体基板表面に形成された
第2導電型の第1の拡散領域と、この第1の拡散領域の
中心部の表面における不純物濃度より低い表面における
不純物濃度を有する周辺部に形成された第2導電型の第
2の拡散領域とを備えた半導体装置、及び第1導電型の
半導体基板表面に第2導電型の不純物を拡散し、第1の
拡散領域を形成する工程と、第1の拡散領域の中心部の
表面における不純物濃度より低い表面における不純物濃
度を有する周辺部に、第2導電型の不純物を拡散する工
程とを備えた半導体装置の製造方法を提供する。
(作用) 本発明によれば、拡散領域の表面濃度低下領域内に、
この拡散領域と同導電型の不純物を拡散する。このこと
により、拡散領域内の表面濃度低下を補正することがで
きる。
(実施例) 以下第1図乃至第8図を参照して、本発明の実施例に
係る半導体装置及びその製造方法を説明する。
第1図は、本発明の第1の実施例に係る半導体装置を
示した断面図である。
本発明による半導体装置は、N型半導体基板(1)表
面にP型拡散領域(2)が形成されている。更に、この
P型拡散領域(2)の中心部の表面濃度より低い表面濃
度を有する周辺部である。N型半導体基板(1)との隣
接部には補正用のP型拡散領域(3)が形成されてい
る。
この様な半導体装置によれば、P型拡散領域(2)の
N型半導体基板(1)との隣接部、つまり表面濃度の低
下している領域である表面方向a−c間に補正用のP型
拡散領域(3)を形成している。この為、このa−c間
の表面濃度は、P型拡散領域(2)と補正用のP型拡散
領域(3)の表面濃度の和となる。この時、補正用のP
型拡散領域(3)の深さ,濃度,領域の幅等の条件は、
P型拡散領域(2)の表面濃度の低下分を補正するよう
に設定する。このことにより、P型拡散領域(2)の表
面濃度の低下している領域を補正し、表面濃度が均一な
領域を拡げることができる。この為、しきい値電圧の低
下を防いだトランジスタを形成することができる領域が
拡がり、高集積化を計ることができる。
第2図に、第1図に示した半導体装置の表面方向の濃
度プロファイルを示す。
この図からも、P型拡散領域(2)の表面濃度は均一
における様に補正され、点線で示した補正前のP型拡散
領域よりも実線で示した補正後のP型拡散領域の方が、
表面濃度の均一な領域が拡がっていることがわかる。
第3図(a)乃至(e)は、本発明の第2の実施例に
係る半導体装置の製造方法を工程順に示した断面図であ
る。
まず、PEP工程(Photo Engraving Process)により、
N型半導体基板(4)上に、選択的にパターニングされ
たレジストパターン(5)を形成する。(第3図
(a)) このレジストパターン(5)をマスクとして、ボロン
を加速度150KeV,ドーズ量2.5×1013/cm2の条件でイオン
注入する。(第3図(b)) 続いてレジストパター(5)を除去し、選択的にパタ
ーニングされたレジストパターン(6)を形成する。
(第3(c)) このレジストパターン(6)をマスクとして、ボロン
を加速度150KeV,ドーズ量7.5×1013/cm2の条件でイオン
注入する。(第3図(d)) その後、レジストパターン(6)を除去し、イオン注
入されたボロンを温度1190℃,時間280分の条件で熱処
理し、P型拡散領域(7)を形成する。(第3図
(e)) この様な半導体装置の製造方法を使用すれば、P型拡
散領域(7)内のN型半導体基板(4)との隣接部に
は、ボロンを2回イオン注入している。この為、イオン
注入のドーズ量,加速度の条件により、この隣接部の表
面濃度が低くならず、中心部と実質上同一にすることが
できる。これらのことにより、第1の実施例と同様な効
果を得ることのできる半導体装置を提供できる。
第4図は、本発明の第3の実施例に係る半導体装置を
示した断面図である。
本発明による半導体装置は、N型半導体基板(10)表
面にP型拡散領域(11)及びN型拡散領域(12)が形成
されている。更に、このP型拡散領域(11)の中心部の
表面濃度より低い表面濃度を有する周辺部である、N型
拡散領域(12)との隣接部には、補正用のP型拡散領域
(13)が形成されている。
この様な半導体装置によれば、補正用のP型拡散領域
(13)を形成した領域において、第1の実施例と同様な
効果を得ることができる。
更に、本実施例においてはN型拡散領域(12)の不純
物が、第1の実施例でのN型半導体基板(1)よりも高
濃度でP型拡散領域(11)と接する。この為に、不純物
拡散の時間,拡散時の基板表面の処理方法等の条件によ
って、N型拡散領域(12)とP型拡散領域(1)の隣接
部での表面濃度分布が大きな影響を受ける。この様な場
合に、補正用のP型拡散領域(13)を形成することによ
り、より著しい効果を得ることができる。
第5図に、第4図に示した半導体装置の表面方向の濃
度プロファイルを示す。この図からも第1の実施例と同
様な効果が得られていることがわかる。
第6図は、本発明の第4の実施例に係る半導体装置を
示した断面図である。
本発明による半導体装置は、N型半導体基板(14)表
面に、P型拡散領域(15)とN型拡散領域(16)が隣接
して形成されている。更に、N型拡散領域(16)の周囲
部には、N型半導体基板(14)とN型拡散領域(16)の
電位を別々にする為の分離用P型拡散領域(17)が形成
されている。
この様な半導体装置によれば、分離用P型拡散領域
(17)は、P型拡散領域(15)の中心部の表面濃度より
低い表面濃度を有する周辺部である、N型拡散領域(1
6)との隣接部にも形成されている。この為、第3の実
施例と同様な効果を得ることができる。
第7図に、第6図に示した半導体装置の表面方向の濃
度プロファイルを示す。この図から点線で示した従来技
術よりも、実線で示した本発明の方が、表面濃度の均一
な領域が約2.6[μm]も拡がっていることがわかる。
第8図(a)乃至(g)は、本発明の第5の実施例に
係る半導体装置の製造方法を工程順に示した断面図であ
る。
まず、PEP工程(Photo Engraving Process)により、
N型半導体基板(20)上に、選択的にパターニングされ
たレジストパターン(21)を形成する。(第8図
(a)) このレジストパターン(21)をマスクとして、ボロン
を加速度150KeV,ドーズ量2.5×1013/cm2の条件でイオン
を注入する。(第8図(b)) 続いてレジストパターン(21)を除去し、選択的にパ
ターニングされたレジストパターン(22)を形成する、
(第8図(c)) このレジストパターン(22)をマスクとして、ボロン
を加速度150KeV,ドーズ量7.5×1013/cm2の条件でイオン
注入する。(第8図(d)) その後、レジストパターン(22)を除去し、イオン注
入されたボロンを温度1190℃,時間280分の条件で熱処
理し、P型拡散領域(23)及び分離用P型拡散領域(2
4)を形成する。(第8図(e)) 次にN型半導体基板(20)上に、選択的にパターニン
グされたレジストパターン(25)を形成する。このレジ
ストパター(25)をマスクとして、リンを加速度150Ke
V,ドーズ量3.2×1013/cm2の条件でイオン注入する。
(第8図(f)) その後、レジストパターン(25)を除去し、イオン注
入されたリンを温度1190℃,時間150分の条件で熱処理
し、N型拡散領域(26)を形成する。(第3図(g)) この様な半導体装置の製造方法を使用すれば、分離用
P型拡散領域(24)をP型拡散領域(23)内の周辺部に
も同様に形成することにより、従来技術の工程数を増や
すことなく第2の実施例と同様な効果を得ることができ
る。
[発明の効果] 以上詳述した様に本発明によれば、拡散領域内の表面
濃度の均一な領域が拡がる。この為、トランジスタを形
成することのできる領域が拡がり、高集積化を計ること
のできる半導体装置、更にその製造方法を提供すること
ができる。
【図面の簡単な説明】
第1図は本発明の第1の実施例に係る半導体装置を示し
た断面図、第2図は本発明の第1の実施例に係る半導体
装置の表面方向の濃度プロファイルを示したグラフ、第
3図は本発明の第2の実施例に係る半導体装置の製造方
法を工程順に示した断面図、第4図は本発明の第3の実
施例に係る半導体装置を示した断面図、第5図は本発明
の第3の実施例に係る半導体装置の表面方向の濃度プロ
ファイルを示したグラフ、第6図は本発明の第4の実施
例に係る半導体装置を示した断面図、第7図は本発明の
第4の実施例に係る半導体装置の表面方向の濃度プロフ
ァイルを示したグラフ、第8図は本発明の第5の実施例
に係る半導体装置の製造方法を工程順に示した断面図、
第9図は従来技術による半導体装置を示した断面図、第
10図は従来技術による半導体装置の表面方向の濃度プロ
ファイルを示したグラフである。 1,4,10,14,20……半導体基板、 2,7,11,12,15,16,17,23,24,26……拡散領域、 3,13……補正用拡散領域。

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】第1導電型の半導体基板と、 この半導体基板表面に形成された第2導電型の第1の拡
    散領域と、 この第1の拡散領域の中心部の表面における不純物濃度
    より低い表面における不純物濃度を有する周辺部に形成
    された第2導電型の第2の拡散領域とを備え、前記第2
    の拡散領域の表面の不純物濃度が、前記第1の拡散領域
    の中心部の表面における不純物濃度と実質上同一である
    ことを特徴とする半導体装置。
  2. 【請求項2】第1導電型の半導体基板表面に、第2導電
    型の不純物を拡散し、第1の拡散領域を形成する工程
    と、 前記第1の拡散領域の中心部の表面における不純物濃度
    より低い表面における不純物濃度を有する周辺部に、第
    2導電型の不純物を拡散する工程とを備え、 前記第2の拡散領域の表面の不純物濃度が、前記第1の
    拡散領域の中心部の表面における不純物濃度と実質上同
    一となる様形成されることを特徴とする半導体装置の製
    造方法。
  3. 【請求項3】第1導電型の半導体基板表面に、第1のレ
    ジストパターンをマスクとして形成した第1の不純物濃
    度を有する第2導電型の第1の拡散領域と、 前記第1導電型の半導体基板に、第2のレジストパター
    ンをマスクとして形成した第2の不純物濃度を有する第
    2導電型の第2の拡散領域とを備え、 前記第2の拡散領域は、前記第1の拡散領域の中心部の
    表面における不純物濃度より低い表面における不純物濃
    度を有する周辺部に重なる様に形成され、且つこの重ね
    られた不純物領域の表面の不純物濃度が、前記第1の拡
    散領域の中心部の表面における不純物濃度と実質上同一
    であること特徴とする半導体装置。
  4. 【請求項4】第1導電型の半導体基板表面に、第1のレ
    ジストパターンを形成する工程と、 前記第1のレジストパターンをマスクとして第1の不純
    物濃度を有する第2導電型の第1の拡散領域を形成する
    工程と、 前記第1のレジストパターンを剥離した後、半導体基板
    表面に、第2のレジストパターンを形成する工程と、 前記第2のレジストパターンをマスクとして第2の不純
    物濃度を有する第2導電型の第2の拡散領域を形成する
    工程とを有し、 前記第2の拡散領域は、前記第1の拡散領域の中心部の
    表面における不純物濃度より低い表面における不純物濃
    度を有する周辺部に重なる様に形成され、且つこの重ね
    られた不純物領域の表面の不純物濃度が、前記第1の拡
    散領域の中心部の表面における不純物濃度と実質上同一
    となる様形成されることを特徴とする半導装置の製造方
    法。
  5. 【請求項5】前記第1の拡散領域と前記第2の拡散領域
    とを、前記半導体基板表面に酸化膜が形成された後に形
    成されることを特徴とする前記請求項2および4に記載
    の半導体装置の製造方法。
JP1203771A 1989-08-08 1989-08-08 半導体装置及びその製造方法 Expired - Fee Related JP2504573B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP1203771A JP2504573B2 (ja) 1989-08-08 1989-08-08 半導体装置及びその製造方法
US07/561,608 US5110750A (en) 1989-08-08 1990-08-02 Semiconductor device and method of making the same
EP90115161A EP0414040B1 (en) 1989-08-08 1990-08-07 A semiconductor device with a uniform surface doping well region and method of making the same
DE69014018T DE69014018T2 (de) 1989-08-08 1990-08-07 Halbleiteranordnung-Wannenoberfläche mit einer gleichmässigen Dotierung und Verfahren zur Herstellung.
KR1019900012146A KR930011173B1 (ko) 1989-08-08 1990-08-08 반도체장치 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1203771A JP2504573B2 (ja) 1989-08-08 1989-08-08 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH0369160A JPH0369160A (ja) 1991-03-25
JP2504573B2 true JP2504573B2 (ja) 1996-06-05

Family

ID=16479537

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1203771A Expired - Fee Related JP2504573B2 (ja) 1989-08-08 1989-08-08 半導体装置及びその製造方法

Country Status (5)

Country Link
US (1) US5110750A (ja)
EP (1) EP0414040B1 (ja)
JP (1) JP2504573B2 (ja)
KR (1) KR930011173B1 (ja)
DE (1) DE69014018T2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5512495A (en) * 1994-04-08 1996-04-30 Texas Instruments Incorporated Method of manufacturing extended drain resurf lateral DMOS devices
KR100260559B1 (ko) * 1997-12-29 2000-07-01 윤종용 비휘발성 메모리 장치의 웰 구조 및 그 제조 방법
US6051458A (en) * 1998-05-04 2000-04-18 Taiwan Semiconductor Manufacturing Company Drain and source engineering for ESD-protection transistors
US6995426B2 (en) * 2001-12-27 2006-02-07 Kabushiki Kaisha Toshiba Semiconductor device having vertical metal insulator semiconductor transistors having plural spatially overlapping regions of different conductivity type
JP2003258120A (ja) * 2002-03-07 2003-09-12 Seiko Epson Corp 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3719535A (en) * 1970-12-21 1973-03-06 Motorola Inc Hyperfine geometry devices and method for their fabrication
JPS55125660A (en) * 1979-03-22 1980-09-27 Toshiba Corp Production of semiconductor device
JPS5817655A (ja) * 1981-07-24 1983-02-01 Hitachi Ltd 半導体装置の製造方法
JPS60123055A (ja) * 1983-12-07 1985-07-01 Fujitsu Ltd 半導体装置及びその製造方法
JPS6184016A (ja) * 1984-10-02 1986-04-28 Nec Corp 半導体装置の製造方法
JPS61171165A (ja) * 1985-01-25 1986-08-01 Nissan Motor Co Ltd Mosトランジスタ
US4728619A (en) * 1987-06-19 1988-03-01 Motorola, Inc. Field implant process for CMOS using germanium
EP0304541A1 (de) * 1987-08-18 1989-03-01 Deutsche ITT Industries GmbH Verfahren zum Herstellen implantierter Wannen und Inseln von integrierten CMOS-Schaltungen
JPH02105453A (ja) * 1988-10-13 1990-04-18 Nec Corp 半導体集積回路の製造方法
JPH02237159A (ja) * 1989-03-10 1990-09-19 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
DE69014018T2 (de) 1995-04-20
EP0414040A1 (en) 1991-02-27
DE69014018D1 (de) 1994-12-15
EP0414040B1 (en) 1994-11-09
US5110750A (en) 1992-05-05
KR930011173B1 (ko) 1993-11-24
KR910005391A (ko) 1991-03-30
JPH0369160A (ja) 1991-03-25

Similar Documents

Publication Publication Date Title
US4717683A (en) CMOS process
JPH0628251B2 (ja) 電位井戸構造を製造する方法
JPS5821419B2 (ja) 格子欠陥除去方法
JP2809810B2 (ja) 半導体装置の製造方法
JP2504573B2 (ja) 半導体装置及びその製造方法
JP3899431B2 (ja) ツインウエル形成方法
JP2677987B2 (ja) 半導体集積回路装置の製造方法
JPS6384067A (ja) 半導体装置の製造方法
JP2576664B2 (ja) Npnトランジスタの製造方法
JPH02280322A (ja) 半導体装置の製法
JP2860483B2 (ja) 半導体装置の製造方法
JP3057692B2 (ja) 半導体装置の製造方法
JPH05226351A (ja) 半導体装置の製造方法
JPH06267881A (ja) 半導体装置とその製造方法
JPH0774355A (ja) 半導体装置及びその製造方法
JPH0399434A (ja) 半導体装置の製造方法
JPH0387034A (ja) 半導体装置の製造方法
JPS6149469A (ja) 半導体装置の製造方法
JPH03165563A (ja) 半導体装置の製造方法
JPS594171A (ja) 半導体装置の製造方法
JPH05145072A (ja) 高耐圧mosfetの製造方法
JPH0274042A (ja) Mis型トランジスタの製造方法
JPS61198746A (ja) 半導体装置の製造方法
JPS63284860A (ja) 半導体装置の製造方法
JPS6384159A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees