DE69014018T2 - Halbleiteranordnung-Wannenoberfläche mit einer gleichmässigen Dotierung und Verfahren zur Herstellung. - Google Patents

Halbleiteranordnung-Wannenoberfläche mit einer gleichmässigen Dotierung und Verfahren zur Herstellung.

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Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitereinrichtung und auf ein Verfahren für die Herstellung dieser Einrichtung, und insbesondere auf eine Halbleitereinrichtung, die wenigstens einen Wannenbereich umfaßt und auf ein Verfahren für die Herstellung davon.
  • Derartige Einrichtungen und Verfahren sind aus der EP-A-0 144 248 und der EP-A-0 386 779, eine Bezugnahme unter Artikel 54(3) EPC bekannt.
  • Unter Bezugnahme auf die Figuren 9 und 10 der beiliegenden Zeichnungen wird nachstehend ein Wannenbereich einer herkömmlichen Halbleitereinrichtung beschrieben.
  • Wie in Figur 9 gezeigt umfaßt eine Halbleitereinrichtung, beispielsweise herkömmliche Feldeffekttransistoren vom MOS- Typ (MOSFETs), beispielsweise ein N-Typ Halbleitersubstrat 30 und einen in dem Substrat vorgesehenen P-Typ Wannenbereich 31.
  • Der P-Typ Wannenbereich 31 ist durch Ionenimplantation einer P-Typ Verunreinigung in das N-Typ Halbleitersubstrat 30, gefolgt von einem thermischen Diffusionsprozeß, gebildet. Jedoch überschreitet der somit gebildete Wannenbereich einen Punkt b, der eine durch die Ionenimplantation eingeführte Grenze des Verunreinigungsbereichs ist, und erreicht einen Punkt c, wie in Figur 9 gezeigt. Infolgedessen kann die Verunreinigungskonzentration der Substratoberfläche (im folgenden als Oberflächenkonzentration bezeichnet) an dem Grenzabschnitt zwischen dem P-Typ Wannenbereich 31 und dem N- Typ Halbleitersubstrat 30 aufgrund der Verunreinigungsdiffusion verkleinert sein.
  • Figur 10 ist ein Verlauf der Verunreinigungskonzentration in einer Oberflächenrichtung der Halbleitereinrichtung. Wie in der Zeichnung dargestellt ist die Oberflächenkonzentration des P-Typ Wannenbereichs 31 in einem zwischen der Mitte des Wannenbereichs und dem Punkt a definierten Bereich gleichförmig, nimmt aber in einem Bereich über den Punkt a hinaus ab. Wenn ein MOSFET in dem Bereich zwischen den Punkten a und c gebildet wird, kann infolgedessen die Schwellspannung verändert werden -- beispielsweise auf einen unerwünschten Wert verkleinert werden. Für diesen Zweck wird vermieden, den MOSFET in dem Bereich zwischen den Punkten a und c zu bilden, wo die Oberflächenkonzentration verkleinert ist, und der MOSFET wird in einem Bereich des P-Typ Wannenbereichs 31 innerhalb des Punktes a vorgesehen, wodurch die Veränderung der Schwellspannung vermieden wird.
  • Mit anderen Worten ausgedrückt wird die Veränderung in der Schwellspannung vermieden, indem der MOSFET in dem Bereich mit der gleichmäßigen Oberflächenkonzentration angeordnet wird.
  • Wenn jedoch beabsichtigt ist, die Verunreinigungskonzentration des P-Typ Wannenbereichs zu erhöhen, oder wenn beabsichtigt ist, die Tiefe des Wannenbereichs zu erhöhen, dann wird der Abstand zwischen dem Punkt a und c, wo die Oberflächenkonzentration verkleinert ist, vergrößert. Infolgedessen wird der Bereich, in dem der MOSFET nicht gebildet werden kann, vergrößert. Dies stellt ein schwerwiegendes Problem für integrierte Halbleiterschaltungen dar, um eine hohe Integrationsdichte zu erfordern.
  • Deshalb ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitereinrichtung bereitzustellen, die wenigstens einen Wannenbereich mit einer im wesentlichen gleichmäßigen Oberflächenkonzentration umfaßt.
  • Es ist eine andere Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer derartigen Halbleitereinrichtung vorzusehen.
  • Gemäß einem Aspekt der vorliegenden Erfindung ist eine Halbleitereinrichtung vorgesehen, die umfaßt: ein Halbleitersubstrat eines ersten Leifähigkeitstyps und wenigstens einen Wannenbereich eines zweiten Leitfähigkeitstyps, welcher in dem Halbleitersubstrat vorgesehen ist, dadurch gekennzeichnet, daß ein Kompensationsbereich des zweiten Leitfähigkeitstyps mit einer niedrigeren Oberflächenverunreinigungskonzentration als die des Wannenbereichs an einem Umfangsabschnitt des Wannenbereichs vorgesehen ist, um so eine verkleinerte Verunreinigungskonzentration an dem Umfangsabschnitt zu kompensieren.
  • Gemäß einem anderen Aspekt der Erfindung ist ein Verfahren zur Herstellung einer Halbleitereinrichtung vorgesehen, welches die folgenden Schritte umfaßt:
  • Erstellen eines Halbleitersubstrats eines ersten Leitfähigkeitstyps; und
  • Selektives Einbringen einer Verunreinigung eines zweiten Leitfähigkeitstyps in das Halbleitersubstrat, um wenigstens einen Wannenbereich des zweiten Leitfähigkeitstyps vorzusehen,
  • gekennzeichnet durch :
  • selektives Einbringen einer Verunreinigung des zweiten Leitfähigkeitstyps in einen Umfangsabschnitt des Wannenbereichs mit einer verkleinerten Verunreinigungskonzentration, wodurch die verkleinerte Verunreinigungskonzentration an dem Umfangsabschnitt kompensiert wird.
  • Gemäß einem weiteren Aspekt der Erfindung ist ein Verfahren zur Herstellung einer Halbleitereinrichtung vorgesehen, welches die folgenden Schritte umfaßt:
  • Erstellen eines Halbleitersubstrats eines ersten Leitfähigkeitstyps;
  • Selektives Einbringen einer Verunreinigung eines zweiten Leitfähigkeitstyps in das Halbleitersubstrat, um einen ersten Wannenbereich des zweiten Leitfähigkeitstyps vorzusehen;
  • Selektives Einbringen einer Verunreinigung des zweiten Leitfähigkeitstyps in das Halbleitersubstrat, um einen Isolationsbereich des zweiten Leitfähigkeitstyps vorzusehen, welcher einen Umfangsabschnitt des ersten Wannenbereichs überlappt, so daß eine Verunreinigungskonzentration des Umfangsabschnitts durch die Verunreinigungskonzentration des Isolationsbereichs kompensiert wird, wodurch eine gleichmäßige Oberflächenverunreinigungskonzentration in dem ersten Wannenbereich bereitgestellt wird; und
  • Selektives Einbringen einer Verunreinigung des ersten Leitfähigkeitstyps in den Isolationsbereich, um einen zweiten Wannenbereich des ersten Leitfähigkeitstyps darin zu bilden.
  • Zum besseren Verständnis der Erfindung und um zu zeigen, wie diese in der Praxis umgesetzt werden kann, wird nachstehend beispielhaft auf die beiliegenden Zeichnung bezug genommen. In den Zeichnungen zeigen:
  • Fig. 1 eine Querschnittsansicht einer Halbleitereinrichtung mit einem Wannenbereich gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • Fig. 2 einen Verlauf der Verunreinigungskonzentration in einer Oberflächenrichtung der in Figur 1 gezeigten Halbleitereinrichtung;
  • Fig. 3A bis 3E Querschnittsansichten, die einen Prozeß zur Herstellung einer Halbleitereinrichtung gemäß einer zweiten Ausführungsform der Erfindung zeigen;
  • Fig. 4 eine Querschnittsansicht einer Halbleitereinrichtung mit Wannenbereichen gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
  • Fig. 5 einen Verlauf der Verunreinigungskonzentration in einer Oberflächenrichtung der in Figur 4 gezeigten Halbleitereinrichtung;
  • Fig. 6 eine Querschnittsansicht einer Halbleitereinrichtung mit Wannenbereichen gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
  • Fig. 7 einen Verlauf der Verunreinigungskonzentration in einer Oberflächenrichtung der in Figur 6 gezeigten Halbleitereinrichtung;
  • Fig. 8A bis 8G Herschnittsansichten, die einen Prozeß zur Herstellung der Halbleitereinrichtung gemäß einer fünften Ausführungsform der Erfindung zeigen;
  • Fig. 9 eine Querschnittsansicht einer herkömmlichen Halbleitereinrichtung mit einem Wannenbereich; und
  • Fig. 10 einen Verlauf der Verunreinigungskonzentration in einer Oberflächenrichtung der in Figur 9 gezeigten Halbleitereinrichtung.
  • Unter Bezugnahme auf die Figuren 1 bis 8 wird nachstehend eine Halbleitereinrichtung und ein Verfahren zur Herstellung dieser Einrichtung gemäß der Ausführungsformen der vorliegenden Erfindung beschrieben.
  • Figur 1 ist eine Querschnittsansicht einer Halbleitereinrichtung mit einem Wannenbereich gemäß einer ersten Ausführungsform der Erfindung.
  • Bei der Halbleitereinrichtung der Ausführungsform ist ein P-Typ Wannenbereich 2 in einem N-Typ Halbleitersubstrat mittels Verunreinigungs-Diffusionstechniken vorgesehen und ein P-Typ Diffusionsbereich 3 zur Verunreinigungskompensation ist an einem Abschnitt des P-Typ Wannenbereichs 2 benachbart zum N-Typ Halbleitersubstrat 1 gebildet, der dem Umfangsabschnitt des P-Typ Wannenbereichs 2 entspricht, wo die Oberflächenkonzentration niedriger als die des Mittenabschnitts.
  • Mit anderen Worten gesagt, ist der P-Typ Diffusions- Kompensationsbereich 3 in einem Abschnitt des P-Typ Wannenbereichs 2 benachbart zum N-Typ Halbleitersubstrat 1 gebildet, insbesondere in dem zwischen den Punkten a und c in der Zeichnung definierten Oberflächenbereich, wo die Verunreinigungskonzentration niedrig ist. Demzufolge wird die gesamte Oberflächenkonzentration zwischen den Punkten a und c die Summe der Oberflächenkonzentrationen des P-Typ Wannenbereichs 2 und des P-Typ Diffusions- Kompensationsbereichs 3. In diesem Fall sind die Diffusionsbedingungen für den P-Typ Diffusions- Kompensationsbereich 3, beispielsweise die Tiefe, die Konzentration, die Breite etc. eingestellt, um so die verringerte Oberflächenkonzentration des P-Typ Wannenbereichs 2 zu kompensieren. Demzufolge wird der Bereich des P-Typ Wannenbereichs 2 hinsichtlich seiner verringerten Oberflächenkonzentration kompensiert und der Bereich mit der gleichförmigen Oberflächenkonzentration wird erweitert. Deshalb kann der Wannenbereich effektiv verwendet werden.
  • Figur 2 ist ein Profil der Verunreinigungskonzentration in einer Oberflächenrichtung der in Figur 1 gezeigten Halbleitereinrichtung.
  • Wie sich aus Figur 2 ergibt, ist die Oberflächenkonzentration des P-Typ Diffusionsbereichs 2 kompensiert, so daß er gleichförmig wird. Tatsächlich wird der Bereich mit gleichförmiger Konzentration für den Fall des P-Typ Diffusionbereichs nach der mittels der durchgezogenen Linie dargestellten Kompensation breiter als im Fall von dem vor der Kompensation, der mittels der gestrichelten Linie dargestellt ist.
  • Die Figuren 3A bis 3E sind Querschnittsansichten, die einen Prozeß zur Herstellung einer Halbleitereinrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigen.
  • Zunächst wird eine Photolackschicht 5, die selektiv strukturiert ist, auf einem N-Typ Halbleitersubstrat 4 mittels Photoätztechniken gebildet (Figur 3A).
  • Dann werden in das Substrat bei einer Beschleunigungsspannung von 150 KeV und einer Dosierung von 2,5 x 10¹³/cm² unter Verwendung des Photolackmusters 5 als eine Maske (Figur 3B) Borionen implantiert.
  • Nachdem das Photolackmuster 5 entfernt ist, wird ein selektiv strukturiertes Photolackmuster 6 auf der Substratoberfläche gebildet (Figur 3C).
  • Unter Verwendung des Photolackmuster 6 als eine Maske werden in das Substrat Borionen bei einer Beschleunigungsspannung von 150 KeV und einer Dosierung von 7,5 X 10¹³/cm² implantiert.
  • Danach wird das Photolackmuster 6 entfernt und das zweimal mit Borionen implantierte Substrat einer Wärmebehandlung bei 1190ºC für 280 min ausgesetzt, um darin einen P-Typ Wannenbereich 7 vorzusehen (Figur 3E).
  • Gemäß einem derartigen Verfahren zur Herstellung der Halbleitereinrichtung werden Borionen zweimal in den Abschnitt des P-Typ Wannenbereichs 7 benachbart zum N-Typ Halbleitersubstrat 4 implantiert. Deshalb wird mit der geeigneten Dosierung und Beschleunigungsspannung die Oberflächenkonzentration dieses angrenzenden Abschnitts nicht herabgesetzt und sie kann im wesentlichen äquivalent zur Konzentration des Mittenabschnitts gemacht werden.
  • Figur 4 ist eine Querschnittsansicht einer Halbleitereinrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
  • Bei der Halbleitereinrichtung der Ausführungsform sind P- und N-Typ Wannenbereiche 11 und 12 in einem N-Typ Halbleitersubstrat 10 vorgesehen. Ferner ist ein P-Typ Diffusions-Kompensationsbereich 13 an einem Abschnitt des P- Typ Wannenbereichs 11 benachbart zum N-Typ Wannenbereich 12, das heißt an dem Umfangsabschnitt des P-Typ Wannenbereichs 11, wo die Oberflächenkonzentration davon niedriger ist als die des Mittenabschnitts, gebildet.
  • Zudem ist im Fall, daß ein Wannenbereich in einem Halbleitersubstrat mittels thermischer Diffusionstechniken gebildet ist, eine Oberflächenkonzentration eines P-Typ Diffusionsbereichs aufgrund eines Siliziumoxidfilms der Substratoberfläche verringert, wenn eine Verunreinigung eine P-Typ Leiterfähigkeit besitzt, wohingegen eine Oberflächenkonzentration eines N-Typ Diffusionsbereichs nicht verkleinert ist, sondern im Gegensatz dazu dahin tendiert zuzunehmen, und die Oberflächenkonzentration an dem Umfangsabschnitt des N-Typ Diffusionsbereichs ist fast nicht verringert, wenn es sich bei der Verunreinigung um eine N-Typ Leitfähigkeit handelt. Deshalb kann ein N-Typ diffundierter Bereich für eine Verunreinigungskonzentration für den N-Typ Wannenbereich nicht benötigt werden.
  • Ferner ist die Verunreinigungskonzentration des N-Typ Wannenbereichs 12 in der Ausführungsform größer als diejenige des N-Typ Halbleitersubstrats 1 in der ersten Ausführungsform, und dieser N-Typ Wannenbereich 12 liegt benachbart zum P-Typ Wannenbereich 11. Deshalb wird die Verteilung der Oberflächenkonzentration des P-Typ Wannenbereichs 11 beträchtlich durch die Diffusionsbedingungen beeinflußt, beispielsweise der Diffusionszeit, der Behandlung für die Substratoberfläche während der Diffusion, etc. In diesem Fall kann ein zufriedenstellenderer Vorteil erzielt werden, indem der P-Typ diffundierte Kompensationsbereich 13 an dem P-Typ Wannenbereich 11 vorgesehen wird.
  • Figur 5 ist ein Profil der Oberflächenkonzentration in einer Oberflächenrichtung der in Figur 4 gezeigten Halbleitereinrichtung. Aus der Zeichnung ist ersichtlich, daß ein ähnlicher Vorteil wie der der ersten Ausführungsform erzielt wird.
  • Figur 6 ist eine Querschnittsansicht einer Halbleitereinrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
  • Bei der Halbleitereinrichtung der Ausführungsform sind P- und N-Typ Wannenbereiche 15 und 16 benachbart in einem N-Typ Halbleitersubstrat 14 mittels Verunreinigungs- Diffusionstechniken vorgesehen. Ferner ist ein P-Typ diffundierter Isolationsbereich 17 in dem N-Typ Halbleitersubstrat 14 vorgesehen. Der N-Typ Wannenbereich 16 ist in dem P-Typ Isolationsbereich 17 gebildet.
  • Da ein Teil des P-Typ Isolationsbereichs 17 mit dem Umfangsabschnitt des P-Typ Wannenbereichs 15, wo die Oberflächenkonzentration niedriger ist als der Mittenabschnitt, überlappt, kann gemäß der Halbleitereinrichtung ein ähnlicher Vorteil wie der der dritten Ausführungsform erzielt werden.
  • Figur 7 ist ein Profil der Oberflächenkonzentration in einer Oberflächenrichtung der in Figur 6 gezeigten Halbleitereinrichtung. Aus der Zeichnung ist ersichtlich, daß der Bereich mit der gleichförmigen Oberflächenkonzentration im Vergleich mit dem Fall der herkömmlichen Technik, die durch die gestrichelte Linie angezeigt ist, um ungefähr 2,6 um im Fall der vorliegenden Erfindung, die durch die durchgezogene Linie angezeigt wird, erhöht ist.
  • Die Figuren 8A bis 8G sind Querschnittsansichten, die einen Prozeß zur Herstellung einer Halbleitereinrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung zeigen.
  • Zunächst wird ein Photolackmuster 21, welches selektiv strukturiert ist, auf einem N-Typ Halbleitersubstrat 20 mittels Photoätztechniken gebildet (Figur 8A).
  • Dann werden unter Verwendung des Photolackmusters 21 als eine Maske in das Substrat Borionen bei einer Beschleunigungsspannung von 150 KeV und einer Dosierung von 2,5 x 10¹³ /cm² implantiert (Figur 8B).
  • Nachdem das Photolackmuster 21 entfernt ist, wird ein Photolackmuster 22, welches selektiv strukturiert ist, auf der Substratoberfläche gebildet (Figur 8C).
  • Unter Verwendung des Photolackmusters 22 als eine Maske werden in das Substrat Borionen bei einer Beschleunigungsspannung von 150 KeV und einer Dosierung von 7,5 x 10¹³/cm² implantiert (Figur 8D).
  • Danach wird das Photolackmuster 22 entfernt und das zweimal mit Borionen implantierte Substrat wird einer Wärmebehandlung bei 1190ºC für 280 min unterzogen, um einen P-Typ Wannenbereich 23 und einen P-Typ diffundierten Isolationsbereich 24 darin vorzusehen (Figur 8E).
  • Als nächstes wird ein selektiv strukturiertes Photolackmuster 25 auf dem N-Typ Halbleitersubstrat 20 gebildet, und unter Verwendung des Photolackmusters 25 als eine Maske werden Phosphorionen bei einer Beschleunigungsspannung von 150 KeV und einer Dosierung von 7,5 x 10¹³/cm² implantiert (Figur 8F).
  • Danach wird das Photolackmuster 25 entfernt und das Substrat wird einer Wärmebehandlung bei 1190ºC über 280 min unterzogen, um einen N-Typ diffundierten Bereich 26 darin vorzusehen (Figur 8G).
  • Gemäß dem Verfahren zur Herstellung der Halbleitereinrichtung wird der P-Typ Isolationsbereich 24 gleichzeitig an dem Umfangsabschnitt des P-Typ Wannenbereichs 23 gebildet. Deshalb kann ohne Erhöhung der Herstellungsschritte der herkömmlichen Technik ein ähnlicher Vorteil wie derjenige der zweiten Ausführungsform erzielt werden.
  • Für Fachleute versteht es sich von selbst, daß die voranstehende Beschreibung bevorzugte Ausführungsformen der offenbarten Einrichtung enthält und daß verschiedene Änderungen und Modifikationen in der Erfindung durchgeführt werden können, ohne von dem Grundgedanken und dem Umfang davon abzuweichen.

Claims (10)

1. Halbleitereinrichtung, umfassend ein Halbleitersubstrat (1, 4, 10, 14, 20) eines ersten Leitfähigkeitstyps und wenigstens einen Wannenbereich (2, 7, 11, 15, 23) eines zweiten Leitfähigkeitstyps, welcher in dem Halbleitersubstrat vorgesehen ist;
dadurch gekennzeichnet, daß ein Kompensationsbereich (3, 13) des zweiten Leitfähigkeitstyps mit einer niedrigeren Oberflächen- Verunreinigungskonzentration als die des Wannenbereichs an einem Umfangsabschnitt des Wannenbereichs vorgesehen ist, um so die verringerte Verunreinigungskonzentration an dem Umfangsabschnitt zu kompensieren.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Oberflächen-Verunreinigungskonzentration an der Mitte des Wannenbereichs im wesentlichen gleich der Summe der Oberflächen-Verunreinigungskonzentration des Umfangsabschnitts und der Oberflächen- Verunreinigungskonzentration des Kompensationsbereichs ist.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Wannenbereich eine gleichförmige Oberflächen- Verunreinigungskonzentration aufweist.
4. Halbleitereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß ein anderer Wannenbereich (12, 16, 26) des ersten Leitfähigkeitstyps in dem Halbleitersubstrat so vorgesehen ist, daß er benachbart zu dem Wannenbereich (11, 15, 23) ist.
5. Halbleitereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der andere Wannenbereich (12, 16, 26) benachbart zu dem Kompensationsbereich ist.
6. Halbleitereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der andere Wannenbereich (16, 26) von dem Halbleitersubstrat elektrisch isoliert ist.
7. Verfahren zur Herstellung einer Halbleitereinrichtung, umfassend die folgenden Schritte:
Erstellen eines Halbleitersubstrats (1, 4, 10, 14, 20) eines ersten Leitfähigkeitstyps; und
Selektives Einbringen einer Verunreinigung eines zweiten Leitfähigkeitstyps in das Halbleitersubstrat, um wenigstens einen Wannenbereich (2, 7, 11, 15, 23) des zweiten Leitfähigkeitstyps vorzusehen;
gekennzeichnet durch:
ein selektives Einbringen einer Verunreinigung des zweiten Leitfähigkeitstyps in einen Umfangsabschnitt des Wannenbereichs mit einer verringerten Verunreinigungskonzentration, wodurch die verringerte Verunreinigungskonzentration an dem Umfangsabschnitt kompensiert wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß ein Halbleiter-Schaltungselement in dem Wannenbereich gebildet ist.
9. Verfahren zur Herstellung einer Halbleitereinrichtung, umfassend die folgenden Schritte:
Erstellen eines Halbleitersubstrats (14, 20) eines ersten Leitfähigkeitstyps;
Selektives Einbringen einer Verunreinigung eines zweiten Leitfähigkeitstyps in das Halbleitersubstrat, um einen ersten Wannenbereich (15, 23) des zweiten Leitfähigkeitstyps vorzusehen;
Selektives Einbringen einer Verunreinigung des zweiten Leitfähigkeitstyps in das Halbleitersubstrat, um einen Isolationsbereich (17, 24) des zweiten Leitfähigkeitstyps vorzusehen, der einen Umfangsabschnitt des ersten Wannenbereichs überlappt, so daß eine Verunreinigungskonzentration des Umfangsabschnitts durch die Verunreinigungskonzentration des Isolationsbereichs kompensiert wird, wodurch eine gleichförmige Oberflächen-Verunreinigungskonzentration in dem ersten Wannenbereich vorgesehen wird; und
Selektives Einbringen einer Verunreinigung des ersten Leitfähigkeitstyps in den Isolationsbereich, um einen zweiten Wannenbereich (16, 26) des ersten Leitfähigkeitstyps darin zu bilden.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß Halbleiter-Schaltungselemente in den ersten und zweiten Wannenbereichen gebildet werden.
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