DE69029942T2

DE69029942T2 - Verfahren zur Herstellung von MOS-Leistungstransistoren mit vertikalem Strom

Info

Publication number: DE69029942T2
Application number: DE69029942T
Authority: DE
Inventors: Carmelo Magro; Raffaele Zambrano
Original assignee: CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno; SGS Thomson Microelectronics Inc
Current assignee: CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno; STMicroelectronics lnc USA
Priority date: 1990-10-16
Filing date: 1990-10-16
Publication date: 1997-08-28
Anticipated expiration: 2010-10-17
Also published as: JPH06112493A; EP0481153A1; US6093948A; US5382538A; EP0481153B1; JP3205361B2; DE69029942D1

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen von MOS-Leistungstransistoren mit vertikalem Stromfluß, und zwar sowohl des separaten Typs (VDMOS oder vertikale planare DMOS-Struktur) als auch des integrierten Typs (beispielsweise monolithischen Schaltungen mit einer Steuerschaltung und einer Leistungsstufe).
Ein Verfahren gemäß dem bekannten Stand der Technik zum Herstellen von Transistoren des vorstehend genannten Typs, ob es sich dabei nun um solche des n-Kanal- Typs oder um solche des p-Kanal-Typs handelt, beinhaltet Schritte zum Aufwachsen einer Epitaxieschicht aus Silizium mit einer niedrigen Konzentration eines Dotierstoffs eines ersten Leitfähigkeits-Typs auf einem Siliziumsubstrat mit einer hohen Konzentration von Dotierstoff desselben Typs, eine Feldoxidation, ein Maskieren sowie anschließend ein Ionen- Implantieren und Eindiffundieren einer hohen Konzentration von Dotierstoff eines zweiten Leitfähigkeits- Typs in die Epitaxieschicht zur Erzeugung eines stark dotierten Körperbereichs, ein Maskieren sowie ein anschließendes Definieren von aktiven Bereichen auf der Oberfläche der Epitaxieschicht, ein Aufwachsen von Gateoxid auf den aktiven Bereichen, ein Aufbringen und Dotieren von polykristallinem Silizium auf dem Gateoxid, ein Maskieren sowie anschließend ein Ätzen des polykristallinen Siliziums sowie des Gateoxids außerhalb eines Gatebereichs, ein Maskieren und anschließend ein Eindiffundieren einer niedrigen Konzentration von Dotierstoff des zweiten Typs in schwach dotierte Körperbereichen an den Seiten sowie unter dem Gatebereich zur Bildung eines Kanalbereichs, ein Eindiffundieren einer hohen Konzentration von Dotierstoff des ersten Typs an den Seiten des Gatebereichs zur Bildung von Sourcebereichen, ein Aufbringen von isolierendem Oxid auf dem polykristallinem Silizium, eine Definition von Kontaktbereichen, eine Metallisierung der gesamten Oberfläche, sowie ein Abdecken der Metallisierung mit Glas oder anderen Passivierungsmaterialien. Ferner ist die Metallisierung der Rückseite des Substrats zur Schaffung eines Drainbereichs vorgesehen.
Bei Analyse der endgültigen Struktur eines gemäß dem vorstehend erwähnten Stand der Technik erzielten MOS- Leistungstransistors ist zu erkennen, daß auf jeder Seite des Gatebereichs ein bipolarer parasitärer Transistor vorhanden ist, der im Fall eines n-Kanal- Leistungstransistors NPN-Leitfähigkeit aufweist, wobei der Emitter durch den Sourcebereich, die Basis durch den Körperbereich und der Kollektor durch die Epitaxieschicht gebildet sind.
Die auf der Oberfläche des MOS-Transistors durchgeführte Metallisierung führt dazu, daß bei diesem parasitären Transistor die Basis sich in einem Zustand im wesentlichen eines Kurzschlusses mit dem Emitter befindet, wobei dies jedoch durch das Vorhandensein innerer Widerstände zwischen der Oberfläche des Leistungstransistors, wo der Kurzschluß durch die Metallisierung tatsächlich auftritt, und dem Körperbereich unter der Source, welche die aktive Basis des parasitären Transistors bildet, begrenzt ist. Solche Widerstände bilden den Basisbahnwiderstand des parasitären Transistors.
Solche Widerstände sowie die Verstärkung des parasitären Transistors sind gering in den stark dotierten Körperbereichen, in denen die starke Dotierung ein Ansteigen der Rekombinationen in dem Bereich hervorruft und somit die Möglichkeit der Passage von Strom von dem Emitter zu dem Kollektor vermindert, während sie einen höheren Wert in den Körperbereichen mit einer niedrigen Dotierstoffkonzentration aufweisen.
Die Bedeutung, niedrige Verstärkungen und niedrige Widerstände des parasitären Transistors zu haben, ist unter Berücksichtigung der Tatsache erkennbar, daß jedes Mal, wenn die Schwankungsrate der über dem MOS- Leistungstransistor anliegenden Spannung ausreichend hoch ist, der den Bahnwiderstand des parasitären Transistors durchfließende Kapazitätsstrom diesen vorspannen und somit dazu veranlassen kann, in einen aktiven Bereich zu schalten. In diesem Fall soll der Leistungstransistor eine Durchbruchspannung aufweisen, die der des parasitären Transistors entspricht, wobei dessen Basis nicht mit dem Emitter kurzgeschlossen ist, wobei diese Durchbruchspannung offensichtlich niedriger ist als diejenige, die ansonsten für MOS- Leistungstransistoren typisch ist.
Das Vorhandensein des vorstehend erläuterten parasitären Transistors hat somit die Wirkung, daß die Durchbruchspannung des MOS-Leistungstransistors sinkt oder jedenfalls die Schaltgeschwindigkeit reduziert wird.
Eine VDMOS-Vorrichtung ist offensichtlich um so stärker, je höher der Wert der Rate der Spannungsveränderung ist, die für das Auftreten dieses Ereignisses erforderlich ist, und somit je niedriger die parasitäre Transistorverstärkung sowie der Wert des Basisbahnwiderstands desselben sind.
Ein Nachteil des Standes der Technik steht in bezug zu der Tatsache, daß der stark dotierte Körperbereich und der Kanalbereich durch zwei getrennte Maskiervorgänge gebildet sind. Eine daraus entstehende Konsequenz ist eine natürliche Fehlausrichtung zwischen dem stark dotierten Körperbereich und dem das Gate bildenden polykristallinem Silizium.
Als Ergebnis dieser Fehlausrichtung könnte das Eindringen bei dem stark dotierten Körperbereich in dem Kanalbereich stattfinden, wo der Anstieg der Dotierung zu einem Ansteigen der Leitungs-Schwellenspannung sowie zu einem Ansteigen des Source-Drain-Widerstands der Vorrichtung während des Leitungsschrittes führen würde.
Ein weiterer Nachteil des bekannten Standes der Technik ist gegeben durch die größere Übergangstiefe des stark dotierten Körperbereichs gegenüber der Übergangstiefe des schwach dotierten Körperbereichs. Eine solche Ungleichheit gestattet keine Optimierung des Source-Drain-Leitungswiderstands bei einer gegebenen Durchbruchspannung, da der Source-Drain-Leitungswiderstand mit dem Anwachsen der Dicke der Epitaxieschicht ansteigt, während die Durchbruchspannung durch die Mindestdicke der Epitaxieschicht unter dem Körperbereich bestimmt ist und daher um so geringer ist, je höher die Übergangsdicke in dem stark dotierten Körperbereich ist.
Die EP-A-0 244 366 offenbart ein Verfahren gemäß dem Oberbegriff des Anspruchs 1, wobei es ferner die Bildung stark dotierter Körperbereiche innerhalb der schwach dotierten Körperbereiche vor der Bildung von Sourcebereichen auf diesen beinhaltet. Die GB-A- 2156151 offenbart ein weiteres Verfahren, bei dem die Sourcebereiche gleichzeitig mit oder nach den stark dotierten Körperbereichen gebildet werden.
Das Ziel der vorliegenden Erfindung besteht in der Schaffung eines verbesserten Verfahrens zum Herstellen von MOS-Leistungstransistoren mit vertikalem Stromfluß.
Gemäß der Erfindung wird dieses Ziel erreicht mit einem Verfahren, wie es im Anspruch 1 angegeben ist, das sich von denen der EP-A-0 244 366 und der GB-A- 2156151 dadurch unterscheidet, daß die Sourcebereiche gebildet werden, bevor die Bildung der stark dotierten Körperbereiche erfolgt.
Das erfindungsgemäße Verfahren schafft im wesentlichen folgende Wirkungen:
a) die Ausrichtung der stark dotierten Körperbereiche mit dem Gatebereich minimiert gleichzeitig den Basisbahnwiderstand sowie die Verstärkung des mit dem Leistungstransistor verbundenen bipolaren parasitären Transistors;
b) die Übergangstiefe der stark dotierten Körperbereiche ist geringer als die der schwach dotierten Körperbereiche; auf diese Weise ist die Dicke der Epitaxieschicht auf ein Minimum reduziert und zusammen damit ist auch der Widerstand der Vorrichtung während des Leitungsschrittes auf ein Minimum reduziert, wobei dies von der vorstehend genannten minimalen Dicke abhängig ist;
c) die Eliminierung des Fotomaskiervorgangs zur Erzeugung der stark dotierten Bereiche führt zu einer Reduzierung der Herstellungskosten.
Die Merkmale der vorliegenden Erfindung werden unter Bezugnahme auf die beigefügten Zeichnungen lediglich als nicht einschränkendes Beispiel näher erläutert; in den Zeichnungen zeigen:
Fig. 1 bis 5 Darstellungen von aufeinanderfolgenden Schritten des Verfahrens gemäß der EP- A-0 244 366;
Fig. 6 und 7 Darstellungen von erfindungsgemäßen Schritten, die zu den in den Fig. 3 und 4 dargestellten Schritten alternativ sind;
Fig. 8 und 9 Darstellungen der Dotierstoff-Konzentrationsprofile in den verschiedenen Bereichen eines MOS-Leistungstransistors, der gemäß den Fig. 1 bis 5 bzw. 6 und 7 hergestellt ist.
Das in den Fig. 1 bis 5 dargestellte Verfahren des Standes der Technik, das sich auf die Schaffung von Zellen von n-Kanal-MOS-Leistungstransistoren mit vertikalem Stromfluß bezieht, sieht zuerst auf einem Siliziumsubstrat 6 mit n+-Dotierung (beispielsweise Antimon) das Aufwachsen einer Epitaxieschicht 7 mit n- Dotierung vor, auf der man nach einer Oxidation und Definition von aktiven Bereichen Gateoxid 8 aufwachsen läßt, wonach die Aufbringung von polykristallinem Silizium 9 erfolgt, das nach einer n+-Dotierung für die Bildung des Gate des Leistungstransistors geeignet ist (Fig. 1).
Nach einer geeigneten Maskierung mit einem Resist 10 (Fig. 1) erfolgt nacheinander ein Ätzen des polykristallinen Siliziums 9 sowie des Gateoxids 8 zur Definition eines Gatebereichs 15, worauf ein Implantieren und Eindiffundieren von n--Dotierstoff (beispielsweise Bor) zur Erzeugung schwach dotierter Körperbereiche 12 erfolgt (Fig. 2).
Ein anschließender Verfahrensschritt, wie er in Fig. 3 veranschaulicht ist, sieht die Bildung von Abstandselementen 13 (aus Oxid oder anderem geeigneten Material) an den Seiten des polykristallinen Siliziums 9 vor, worauf ein Implantieren und Eindiffundieren von p+-Dotierstoff zur Bildung stark dotierter Körperbereiche 14 erfolgt, die mit dem Gate 9 selbstausgerichtet sind und vollständig innerhalb der schwach dotierten Körperbereiche 12 liegen.
Wie in Fig. 4 dargestellt ist, erfolgt anschließend ein Entfernen der Abstandselemente 13, und nach der Bildung von Oxidbereichen 30 erfolgen ein Implantieren und Eindiffundieren von Arsen zur Bildung von Sourcebereichen 16 mit n+-Leitfähigkeit. Das Oxid 30 wird anschließend entfernt.
Das Gate 9 wird dann mit einer Isolierschicht 17 bedeckt, und nach der Bildung von Kontaktbereichen erfolgen Metallisierungen der Vorderseite und der Rückseite der Vorrichtung, wie dies in Fig. 5 mit den Bezugszeichen 18 bzw. 19 dargestellt ist.
Auf diese Weise erhält man einen MOS-Leistungstransistor mit vertikalem Stromfluß, der die stark dotierten Körperbereiche 14 innerhalb der schwach dotierten Körperbereiche 12 aufweist, wobei die stark dotierten Körperbereiche 14 mit dem Gate 9 selbstausgerichtet sind.
Mögliche Konzentrationsprofile der verschiedenen Transistorschichten sind in dem Diagramm der Fig. 8 dargestellt, in dem die X-Achse die Übergangstiefen (in µm) ausgehend von der Oberfläche darstellt und die Y-Achse die logarithmischen Werte der Dotierstoffkonzentrationen (in Atomen/cm³) darstellt.
Es sind nacheinander vier Kurven 20, 21, 22, 23 dargestellt, wobei die Kurve 20 den Logarithmus der Konzentration von Arsen in den Sourcebereichen 16 darstellt, die Kurve 21 den Logarithmus der Konzentration von Bor in den stark dotierten Bereichen 14 darstellt, die Kurve 22 den Logarithmus der Konzentration von Bor in den schwach dotierten Bereichen 12 darstellt und die Kurve 23 den Logarithmus der Konzentration vo Phosphor in der Epitaxieschicht 7 darstellt.
Aus dem genannten Diagramm ist erkennbar, daß die Übergangstiefe der stark dotierten Bereiche 14 geringer ist als die der schwach dotierten Bereiche 12.
Wie in den Fig. 6 und 7 dargestellt ist, sieht ein Ausführungsbeispiel des Verfahrens gemäß der Erfindung vor, daß nach dem Implantieren und Eindiffundieren der schwach dotierten Bereiche 12, d. h. nach der in Fig. 2 dargestellten Situation sowie anstatt der in den Fig. 3 und 4 dargestellten Schritte nacheinander das Implantieren der Sourcebereiche 16 (Fig. 6), die Bildung der Abstandselemente 13, das Implantieren der stark dotierten Bereiche 14, das gleichzeitige Eindiffundieren in den Sourcebereichen 16 und den stark dotierten Bereichen 14 (Fig. 7) sowie das Entfernen der Abstandselemente 13 erfolgen. Das Verfahren fährt dann in derselben Weise wie bei dem vorausgehenden Fall fort und endet entsprechend, wodurch sich die Bildung eines Transistors ähnlich dem in Fig. 5 gezeigten ergibt.
Fig. 9 zeigt ein Konzentrations-/Tiefen-Diagramm, das sich bei dem Ausführungsbeispiel der Fig. 6 und 7 ergibt. Wie darin zu sehen ist, ist die Übergangstiefe der stark dotierten Bereiche 14 sogar noch geringer als die, die mit dem Verfahren der Fig. 1 bis 5 erzielbar ist.
In den Zeichnungen wird als Beispiel zwar auf n-Kanal- Transistoren Bezug genommen, jedoch versteht es sich, daß das erfindungsgemäße Verfahren in seinen alternativen Ausführungsformen auch zur Erzielung von p- Kanal-MOS-Transistoren Anwendung finden kann.
Ferner kann ein solches Verfahren, das für separate Vorrichtungen beschrieben worden ist, auch für integrierte Vorrichtungen, wie z. B. monolithische Schaltungen mit einer Steuerschaltung und einer Leistungsstufe Anwendung finden.

Claims

1. Verfahren zum Herstellen von MOS-Leistungstransistoren mit vertikalem Stromfluß, mit folgenden Schritten:

a) Aufwachsen einer Epitaxieschicht (7) mit einer niedrigen Konzentration eines Dotierstoffs eines ersten Leitfähigkeits-Typs auf einem Siliziumsubstrat (6) mit einer hohen Konzentration von Dotierstoff desselben Typs;

b) Bilden von Feldoxidbereichen;

c) Maskieren und Definieren von aktiven Bereichen auf der Oberfläche der Epitaxieschicht (7);

d) Aufwachsen von Gateoxid (8);

e) Aufbringen einer polykristallinen Siliziumschicht (9) und Dotieren derselben mit einer hohen Konzentration von Dotierstoff des ersten Typs;

f) Maskieren und Ätzen der polykristallinen Siliziumschicht (9) und des Gateoxids (8) zur Bildung einer Gateelektrode (15);

g) Implantieren und Eindiffundieren von Dotierstoff eines zweiten Leitfähigkeits-Typs zur Bildung schwach dotierter Körperbereiche (12) an den Seiten und teilweise unter der Gateelektrode (15);

gekennzeichnet durch die weiteren darauf folgenden Schritte:

h) Implantieren von Dotierstoff des ersten Leitfähigkeits-Typs zur Bildung von Sourcebereichen (16) über den schwach dotierten Körperbereichen (12);

i) Bilden von Abstandselementen (13) an den Seiten der Gateelektrode (15);

j) Implantieren einer hohen Konzentration von Dotierstoff des zweiten Leitfähigkeits-Typs zur Bildung stark dotierter Körperbereiche (14), die vollständig innerhalb der schwach dotierten Körperbereiche (12) unter den Sourcebereichen (16) liegen und mit der Gateelektrode (15) ausgerichtet sind;

k) Eindiffundieren der Dotierstoffe der Sourcebereiche (16) und der stark dotierten Körperbereiche (14);

l) Entfernen der Abstandselemente (13).