JPH01253281A - 伝導度変調型ｍｏｓｆｅｔの製造方法 - Google Patents
伝導度変調型ｍｏｓｆｅｔの製造方法Info
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- JPH01253281A JPH01253281A JP8093488A JP8093488A JPH01253281A JP H01253281 A JPH01253281 A JP H01253281A JP 8093488 A JP8093488 A JP 8093488A JP 8093488 A JP8093488 A JP 8093488A JP H01253281 A JPH01253281 A JP H01253281A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はたて型の絶縁ゲート電界効果トランジスタの伝
導度変調型ＭＯＳＦＥＴ （以下これをＩＣＢＴと略
称する）を製造する方法に関する。
導度変調型ＭＯＳＦＥＴ （以下これをＩＣＢＴと略
称する）を製造する方法に関する。
Ｉ ＧＢＴはオン電圧が低く、またスイッチングスピー
ドも速いことから、近年注目されている半導体スイッチ
ング素子である。はじめにＩ ＧＢＴの要部構成を第３
図、その等価回路を第４図に示し、両図を参照してＩ
ＧＢＴの構成と動作の概要を述べる。第３図はＮチャネ
ルのｒ ＧＢＴ素子の部分断面図であり、主要な部分は
符号順にエミンタ端子１．ゲート端子２．コレクタ端子
３．Ｐ゛コレクタｆｉｌ域４ ＋ Ｎ ゛ハソフプ５１
５．Ｎ−ベース層６．Ｐベース領域７．２９エミッタ領
域８．Ｎ。
ドも速いことから、近年注目されている半導体スイッチ
ング素子である。はじめにＩ ＧＢＴの要部構成を第３
図、その等価回路を第４図に示し、両図を参照してＩ
ＧＢＴの構成と動作の概要を述べる。第３図はＮチャネ
ルのｒ ＧＢＴ素子の部分断面図であり、主要な部分は
符号順にエミンタ端子１．ゲート端子２．コレクタ端子
３．Ｐ゛コレクタｆｉｌ域４ ＋ Ｎ ゛ハソフプ５１
５．Ｎ−ベース層６．Ｐベース領域７．２９エミッタ領
域８．Ｎ。
ソース領域９．ゲート酸化膜１０．ポリシリコンゲート
１１である。この素子は第４図の等価回路図に見られる
ようにＰＮＰ ）ランジスタ１４とＮＰＮ Ｉ−ランジ
スタ１３からなる寄生サイリスタが存在する。
１１である。この素子は第４図の等価回路図に見られる
ようにＰＮＰ ）ランジスタ１４とＮＰＮ Ｉ−ランジ
スタ１３からなる寄生サイリスタが存在する。
ｒＧＢＴはＭＯＳＦＥＴ１２からＰＮＰトランジスタ１
４のベースに電流を供給して動作させるが、電流を流し
すぎると寄生サイリスタがオン状態となり、主電流をし
ゃ断することができなくなり遂に素子が破壊されるとい
うランチアンプ現象が生ずる。
４のベースに電流を供給して動作させるが、電流を流し
すぎると寄生サイリスタがオン状態となり、主電流をし
ゃ断することができなくなり遂に素子が破壊されるとい
うランチアンプ現象が生ずる。
ランチアンプ現象が生ずるのを防止するには第４図１５
のシッート抵抗を小さくして寄生サイリスタを動作しに
くくすればよい、このことは第３図で言えばＮ０ソース
領域９の直下のＰベース領域７の抵抗を下げることに相
当する。そのために第３図のＰ″領域８をチャネル形成
領域でできるだけポリシリコンゲート１１のエツジ部に
近づけるようにして設けるのが好ましい。
のシッート抵抗を小さくして寄生サイリスタを動作しに
くくすればよい、このことは第３図で言えばＮ０ソース
領域９の直下のＰベース領域７の抵抗を下げることに相
当する。そのために第３図のＰ″領域８をチャネル形成
領域でできるだけポリシリコンゲート１１のエツジ部に
近づけるようにして設けるのが好ましい。
Ｐ′領域８を形成するには従来衣のように行なっている
や第５図はＩＧＢＴを製造する過程のうちＰ″領域８の
形成に必要な部分のみの工程順を示したものであり、第
３図と共通部分を同一符号で表わしである。第５図１８
＋はゲート酸化膜１０．ポリシリコンゲート１１．
Ｐベース領域７を形成し、フォトレジスト１６を塗布し
た所である０次に第５図中）でＰ′領域８を形成する不
純物を導入する。
や第５図はＩＧＢＴを製造する過程のうちＰ″領域８の
形成に必要な部分のみの工程順を示したものであり、第
３図と共通部分を同一符号で表わしである。第５図１８
＋はゲート酸化膜１０．ポリシリコンゲート１１．
Ｐベース領域７を形成し、フォトレジスト１６を塗布し
た所である０次に第５図中）でＰ′領域８を形成する不
純物を導入する。
不純物導入を矢印１７．その不純物の蓄積された領域を
１８で表わす、そして第５図（Ｃ１ではフォトレジスト
１６を剥離して不純物１８を熱処理し活性化することに
よりＰ’ｔＪｒ域８が形成される０以上の過程において
前述のようにＩ ＧＢＴ素子のランチアップの発生を防
止するためには第５図１８＋のポリシリコンゲート１１
のエツジ部１９とｐ ＋ ６５域８のエツジ部２０とが
できるだけ近くなるようにＰ”領域８を形成すればよい
のである。
１８で表わす、そして第５図（Ｃ１ではフォトレジスト
１６を剥離して不純物１８を熱処理し活性化することに
よりＰ’ｔＪｒ域８が形成される０以上の過程において
前述のようにＩ ＧＢＴ素子のランチアップの発生を防
止するためには第５図１８＋のポリシリコンゲート１１
のエツジ部１９とｐ ＋ ６５域８のエツジ部２０とが
できるだけ近くなるようにＰ”領域８を形成すればよい
のである。
しかしながら以上の方法にはなお解決しなければならな
い問題がある。それは第５図１８＋の前工程の図示して
ないポリシリコンゲート１１のパターンニングと第５図
（ａｌのフォトレジスト１６によるパターンニングをそ
れぞれ異なるフォトマスクを用いるフォトエツチング工
程で行なうため、パターンニングずれが必ず生じてしま
うことである。とくにＩ ＧＢＴはＩＣなどのフォトエ
ツチング工程に比べてマスクの位置合わせ精度が劣るた
めに、そのずれが０．５〜１μ程度生じる。そこでマス
クずれをできるだけ少なくするために通常第５図（ａｌ
のレジスト１６によるパターンニングはポリシリコンゲ
ート１１のパターンニングに対して位置ずれを見込んで
フォトマスクを２−以上離す必要がある。
い問題がある。それは第５図１８＋の前工程の図示して
ないポリシリコンゲート１１のパターンニングと第５図
（ａｌのフォトレジスト１６によるパターンニングをそ
れぞれ異なるフォトマスクを用いるフォトエツチング工
程で行なうため、パターンニングずれが必ず生じてしま
うことである。とくにＩ ＧＢＴはＩＣなどのフォトエ
ツチング工程に比べてマスクの位置合わせ精度が劣るた
めに、そのずれが０．５〜１μ程度生じる。そこでマス
クずれをできるだけ少なくするために通常第５図（ａｌ
のレジスト１６によるパターンニングはポリシリコンゲ
ート１１のパターンニングに対して位置ずれを見込んで
フォトマスクを２−以上離す必要がある。
しかし、実際にはポリシリコンゲート１１やフォトレジ
スト１６の厚さは１〜２μあり、これらがかなりＪ７い
ためにフォトマスクを３〜５μ離さなければならない、
この後、導入する不純物を拡散してＰ″領域８を形成す
ることを考慮するとこのように大きなマスクのずれは重
大な影響を及ぼすことになる。もし、第５図ｔｃ＋のポ
リシリコンエツジ部１９とＰ′″領域エツジ部２０が重
なってしまうと、ゲートに加えるしきい値電圧の上昇を
招く０以上のことからＩ ＧＢＴ素子の製造に際しては
、ラッチアンプの発生を防ぐためにポリシリコンエツジ
部１９とＰ Ｊ ｈｌ域エツジ部２０をできるだけ接近
させるようにすべきであるにも拘らず、製造上の歩留り
を考慮すると、これらエツジ部を一定の距離だけ離さざ
るを得ないのである。
スト１６の厚さは１〜２μあり、これらがかなりＪ７い
ためにフォトマスクを３〜５μ離さなければならない、
この後、導入する不純物を拡散してＰ″領域８を形成す
ることを考慮するとこのように大きなマスクのずれは重
大な影響を及ぼすことになる。もし、第５図ｔｃ＋のポ
リシリコンエツジ部１９とＰ′″領域エツジ部２０が重
なってしまうと、ゲートに加えるしきい値電圧の上昇を
招く０以上のことからＩ ＧＢＴ素子の製造に際しては
、ラッチアンプの発生を防ぐためにポリシリコンエツジ
部１９とＰ Ｊ ｈｌ域エツジ部２０をできるだけ接近
させるようにすべきであるにも拘らず、製造上の歩留り
を考慮すると、これらエツジ部を一定の距離だけ離さざ
るを得ないのである。
本発明は上述の点に鑑みてなされたものであり、シッー
ト抵抗を可能な限り小さくし、すなわち、ポリシリコン
ゲートとＰ″領域互のエツジ部をできるだけ近づけるこ
とによりランチアップの発生を防止し、特性のばらつき
が少なく製造歩留りの高いＩ ＧＢＴの製造方法を提供
することを目的とする。
ト抵抗を可能な限り小さくし、すなわち、ポリシリコン
ゲートとＰ″領域互のエツジ部をできるだけ近づけるこ
とによりランチアップの発生を防止し、特性のばらつき
が少なく製造歩留りの高いＩ ＧＢＴの製造方法を提供
することを目的とする。
本発明の伝導度変調型ＭＯＳＦＥＴは次の手順にしたが
って第１導電型半導体ベース領域、第１導電型高不純物
濃度半導体領域および第２導電型半導体ソース領域を形
成するものである。
って第１導電型半導体ベース領域、第１導電型高不純物
濃度半導体領域および第２導電型半導体ソース領域を形
成するものである。
１）第２導電型半導体領域上にゲート酸化膜を介して形
成された多結晶半導体層にレジストを塗布し、多結晶半
導体ゲート形成領域をパターンニングした後、多結晶半
導体層を厚さ方向に所定の深さまでエツチング除去する
。
成された多結晶半導体層にレジストを塗布し、多結晶半
導体ゲート形成領域をパターンニングした後、多結晶半
導体層を厚さ方向に所定の深さまでエツチング除去する
。
ｉｉ ）熱処理を施し、多結晶半導体ゲート形成領域上
に残したレジストの一部をレジストパターンニングの端
部から前記所定の深さにエツチングした多結晶半導体層
表面まで所定の距離を保つように溶出させる。
に残したレジストの一部をレジストパターンニングの端
部から前記所定の深さにエツチングした多結晶半導体層
表面まで所定の距離を保つように溶出させる。
ｉｉｉ ） レジストの溶出した位置で多結晶半導体
層をエツチング除去した後、レジストを全て除去し、段
付きの多結晶半導体層を残す。
層をエツチング除去した後、レジストを全て除去し、段
付きの多結晶半導体層を残す。
ｉｖ ）上記段付きの多結晶半導体層をマスクとして不
純物を導入して熱処理し、第２導電型半導体領域表面に
第１導電型半導体ベース頌域を形成する。
純物を導入して熱処理し、第２導電型半導体領域表面に
第１導電型半導体ベース頌域を形成する。
■）再び前記段付きの多結晶半導体層をマスクとして不
純物を導入して熱処理し、前記第１導電型半導体ベース
領域に第１導電型の高不純物濃度半導体領域を形成する
。
純物を導入して熱処理し、前記第１導電型半導体ベース
領域に第１導電型の高不純物濃度半導体領域を形成する
。
ｖｌ ）前記段付きの多結晶半導体層を多結晶半導体ゲ
ート形成領域を残してその他の部分を段差がなくなるま
でエツチングし、多結晶半導体ゲートを形成する。
ート形成領域を残してその他の部分を段差がなくなるま
でエツチングし、多結晶半導体ゲートを形成する。
ｖｉ）前記多結晶半導体ゲートをマスクとして不純物を
導入して熱処理し、第２導電型半導体ソース領域を形成
する。
導入して熱処理し、第２導電型半導体ソース領域を形成
する。
本発明は以上のようにＩ ＧＢＴの製造過程におけるポ
リシリコン層のフォトエツチング工程の際、ポリシリコ
ン層を半導体板の表面までエツチングをすることなく途
中で止め、その後ゲート形成部にフォトレジストの付着
した状態で熱処理を施し、フォトレジストを僅かにポリ
シリコン層の上に溶かし出してから再びポリシリコン層
のエツチングを行なうことにより段付きのポリシリコン
層を形成する。この段付きポリシリコン層をマスクとし
て第１の不純物を導入した後、このポリシリコン層を段
差がなくなるまでエツチングして第２の不純物を導入す
る。このようにポリシリコン層を、その形状を変えて不
純物導入のマスクとして再度利用することにより、フォ
トマスクを用いることなくセルファラインで精度よく不
純物導入を行なうものである。
リシリコン層のフォトエツチング工程の際、ポリシリコ
ン層を半導体板の表面までエツチングをすることなく途
中で止め、その後ゲート形成部にフォトレジストの付着
した状態で熱処理を施し、フォトレジストを僅かにポリ
シリコン層の上に溶かし出してから再びポリシリコン層
のエツチングを行なうことにより段付きのポリシリコン
層を形成する。この段付きポリシリコン層をマスクとし
て第１の不純物を導入した後、このポリシリコン層を段
差がなくなるまでエツチングして第２の不純物を導入す
る。このようにポリシリコン層を、その形状を変えて不
純物導入のマスクとして再度利用することにより、フォ
トマスクを用いることなくセルファラインで精度よく不
純物導入を行なうものである。
以下本発明を実施例に基づき説明する。
第１図、第２図は本発明のプロセスを順を逼って示した
工程図であり、第３図と共通部分に同一符号を用いであ
る。ここでは初期のよく知られた工程は省略し、第１図
（ａｌから出発する。第１図ｆａ）はＮ−ベース層６の
表面にゲート酸化膜１０を介してＣＶＤ法などにより形
成されたポリシリコン層にフォトレジストを塗布し、ポ
リシリコンゲートとなる部分のレジスト２１以外のレジ
ストを除去してポリシリコン層の厚さ方向にエツチング
を行なうが、このときエツチングを途中で止めて、ポリ
シリコン層をある程度残し段差をもったポリシリコンｌ
Ｉ２２を形成したものである０次に第１図（ｂｌは熱処
理を施してレジスト２１を僅かに溶かし、ボリシリコン
ゲート形成部の端部から下方のポリシリコン層２２にレ
ジスト２１が溶は出した状態である。
工程図であり、第３図と共通部分に同一符号を用いであ
る。ここでは初期のよく知られた工程は省略し、第１図
（ａｌから出発する。第１図ｆａ）はＮ−ベース層６の
表面にゲート酸化膜１０を介してＣＶＤ法などにより形
成されたポリシリコン層にフォトレジストを塗布し、ポ
リシリコンゲートとなる部分のレジスト２１以外のレジ
ストを除去してポリシリコン層の厚さ方向にエツチング
を行なうが、このときエツチングを途中で止めて、ポリ
シリコン層をある程度残し段差をもったポリシリコンｌ
Ｉ２２を形成したものである０次に第１図（ｂｌは熱処
理を施してレジスト２１を僅かに溶かし、ボリシリコン
ゲート形成部の端部から下方のポリシリコン層２２にレ
ジスト２１が溶は出した状態である。
このときレジスト２１が溶は出してポリシリコン層２２
の段差部で流れる距＠Ｄを制御する必要があるが、これ
はレジスト２１の厚さと熱処理条件などを正しく設定す
ることによりＤの寸法を０．５〜１．５μの範囲に収め
ることが可能である。ここでポリシリコン層２２をエツ
チングして第１図（Ｃ１のように段付きのポリシリコン
１２２ａを形成する０次いでこのポリシリコン層２２ａ
をマスクとしてボロンなどの不純物をイオン注入法など
により導入して熱処理し、Ｎ−ベース層６内にＰベース
領域７を形成する過程が第１図ｆｄｌである。このＰベ
ース領域７はＭＯＳＦＥＴのチャネルが形成される部分
となる。第２図ｆｉｌでは再度ポリシリコン層２２ａを
マスクとしてＰ９頭領域を形成するためのボロンなどの
不純物をイオン注入する。ボロンのイオン注入を矢印２
３で示し、注入されたボロンを２４で表わす、第２図（
ｆ）は熱処理を施し、ボロン２４を活性化してＰ′領域
８を形成した後、ポリシリコン層２２ａの段差をなくす
ようにこれをエツチングし、ポリシリコン層−）１１を
形成する過程である。続いて第２図（にでポリシリコン
ゲートをマスクとして第３図のＮ°ソース領域９を形成
するための砒素などの不純物をイオン注入する。（ｆ）
のときと同様、砒素のイオン注入を矢印２５で示し、注
入された砒素を２６で表わす、その後は熱処理によりＮ
″″ソース領域９を形成するがこの過程は第２図には図
示を省略した。
の段差部で流れる距＠Ｄを制御する必要があるが、これ
はレジスト２１の厚さと熱処理条件などを正しく設定す
ることによりＤの寸法を０．５〜１．５μの範囲に収め
ることが可能である。ここでポリシリコン層２２をエツ
チングして第１図（Ｃ１のように段付きのポリシリコン
１２２ａを形成する０次いでこのポリシリコン層２２ａ
をマスクとしてボロンなどの不純物をイオン注入法など
により導入して熱処理し、Ｎ−ベース層６内にＰベース
領域７を形成する過程が第１図ｆｄｌである。このＰベ
ース領域７はＭＯＳＦＥＴのチャネルが形成される部分
となる。第２図ｆｉｌでは再度ポリシリコン層２２ａを
マスクとしてＰ９頭領域を形成するためのボロンなどの
不純物をイオン注入する。ボロンのイオン注入を矢印２
３で示し、注入されたボロンを２４で表わす、第２図（
ｆ）は熱処理を施し、ボロン２４を活性化してＰ′領域
８を形成した後、ポリシリコン層２２ａの段差をなくす
ようにこれをエツチングし、ポリシリコン層−）１１を
形成する過程である。続いて第２図（にでポリシリコン
ゲートをマスクとして第３図のＮ°ソース領域９を形成
するための砒素などの不純物をイオン注入する。（ｆ）
のときと同様、砒素のイオン注入を矢印２５で示し、注
入された砒素を２６で表わす、その後は熱処理によりＮ
″″ソース領域９を形成するがこの過程は第２図には図
示を省略した。
以上のように本発明の方法によればＰ″領域８の不純物
導入とＮ°ソース領域９の不純物導入をフォトレジスト
２１が熔は出した分に相当する段付きポリシリコン層の
２２ａの横方向の寸法差によって行なうことができるの
で基本的にセルファラインであって、確実にＰ”ｅＪｌ
域８のエツジ部２０（第５図）をポリシリコンゲート１
１のエツジ部１９（第５図）に近づけることができる。
導入とＮ°ソース領域９の不純物導入をフォトレジスト
２１が熔は出した分に相当する段付きポリシリコン層の
２２ａの横方向の寸法差によって行なうことができるの
で基本的にセルファラインであって、確実にＰ”ｅＪｌ
域８のエツジ部２０（第５図）をポリシリコンゲート１
１のエツジ部１９（第５図）に近づけることができる。
なお以上の過程において、ポリシリコン層を段付きにせ
ず、フォトレジスト２１を溶かした状態でＰ″領域８の
不純物のイオン注入ができそうにも思われるが、ＭＯＳ
Ｆ ＥＴのチャネル部となろＰベース領域７を形成す
るときに高温熱処理を必要とするのでそのときレジスト
２１を残したままにしておくことができない、したがっ
てポリシリコン１１２２ａを段付きとするのである。
ず、フォトレジスト２１を溶かした状態でＰ″領域８の
不純物のイオン注入ができそうにも思われるが、ＭＯＳ
Ｆ ＥＴのチャネル部となろＰベース領域７を形成す
るときに高温熱処理を必要とするのでそのときレジスト
２１を残したままにしておくことができない、したがっ
てポリシリコン１１２２ａを段付きとするのである。
また以上すべてＮチャネル素子の場合で説明してきたが
、Ｐチャネル素子に対しても原理的に本発明の方法を適
用することができる。
、Ｐチャネル素子に対しても原理的に本発明の方法を適
用することができる。
Ｉ ＧＢＴはラッチアップが生ずるのを抑制するため、
Ｐベース領域内にその抵抗を小さくするようＰ″領域エ
ツジ部をポリシリコンゲートのエツジ部にできるだけ接
近させて形成するのがよいが、従来Ｐ″領域形成にはポ
リシリコンゲートを形成するのに用いるフォトマスクと
は異なるフォトマスクを用いるために、合わせ位置のず
れを見込んでポリシリコンゲートのエツジ部から３〜５
１ｒｍも離さなければならなかったのに対し、本発明の
方法は実施例で述べたように、ポリシリコン層に塗布し
たフォトレジストをゲート形成領域の端部゛から溶出さ
せて段付きのポリシリコン層を形成し、これをマスクと
してＰベース領域とＰ″領域不純物導入を行ない、続い
てエツチングにより段差をなくしたポリシリコンゲート
をマスクとしてＮ０ソース領域の不純物を導入すること
ができ、フォトマスクを用いることなく不純物導入をセ
ルファラインで行なうものであって、各半導体領域が高
精度に形成され、さらに段付きのポリシリコン層の段差
部における横方向の寸法差はフォトレジストの加熱溶出
を制御することによって０、５〜１．５ｎの範囲で再現
性よく得られるので、これを利用したＰ″領域形成には
従来のフォトマスクを用いた３〜５−ずらせる方法では
到底制御不可能な位置までＰ″領域ポリシリコンゲート
エツジに近づけることが可能となり、Ｉ ＧＢＴのラン
チアップの発生を抑制するのに寄与する所が大きい。
Ｐベース領域内にその抵抗を小さくするようＰ″領域エ
ツジ部をポリシリコンゲートのエツジ部にできるだけ接
近させて形成するのがよいが、従来Ｐ″領域形成にはポ
リシリコンゲートを形成するのに用いるフォトマスクと
は異なるフォトマスクを用いるために、合わせ位置のず
れを見込んでポリシリコンゲートのエツジ部から３〜５
１ｒｍも離さなければならなかったのに対し、本発明の
方法は実施例で述べたように、ポリシリコン層に塗布し
たフォトレジストをゲート形成領域の端部゛から溶出さ
せて段付きのポリシリコン層を形成し、これをマスクと
してＰベース領域とＰ″領域不純物導入を行ない、続い
てエツチングにより段差をなくしたポリシリコンゲート
をマスクとしてＮ０ソース領域の不純物を導入すること
ができ、フォトマスクを用いることなく不純物導入をセ
ルファラインで行なうものであって、各半導体領域が高
精度に形成され、さらに段付きのポリシリコン層の段差
部における横方向の寸法差はフォトレジストの加熱溶出
を制御することによって０、５〜１．５ｎの範囲で再現
性よく得られるので、これを利用したＰ″領域形成には
従来のフォトマスクを用いた３〜５−ずらせる方法では
到底制御不可能な位置までＰ″領域ポリシリコンゲート
エツジに近づけることが可能となり、Ｉ ＧＢＴのラン
チアップの発生を抑制するのに寄与する所が大きい。
第１図、第２図は本発明の方法によるＴ ＧＢＴの製造
工程図、第３図はＩ ＧＢＴの要部構成断面図、第４図
は同じく等価回路図、第５図は従来の製造工程図である
。 ６：Ｎ−ベース層、７８Ｐベース領域、８：Ｐ４領域、
９：Ｎ′″領域、１０：ゲート酸化膜、１１：ポリシリ
コンゲート、Ｉ２：ＭＯＳＦＥＴ、１３：ＮＰＮトラン
ジスタ、１４：ＰＮＰ）ランジスタ、１５：シッート抵
抗、１６，２１：フォトレジスト、１９：ボリシリコン
ゲートエソジ部、２０：Ｐ″領域エツジ部、２２；ポリ
シリコン層、２２ａ：段付きポリシリコン層、２３：ボ
ロンのイオン注入、２４：注入されたボロン、２５：砒
素のイオン注入、２６：注入された代理人井理士山 口
巌′］゛− 第１図 １１↓↓↓ｌ 「−２３ 第２図 第３図 第４図
工程図、第３図はＩ ＧＢＴの要部構成断面図、第４図
は同じく等価回路図、第５図は従来の製造工程図である
。 ６：Ｎ−ベース層、７８Ｐベース領域、８：Ｐ４領域、
９：Ｎ′″領域、１０：ゲート酸化膜、１１：ポリシリ
コンゲート、Ｉ２：ＭＯＳＦＥＴ、１３：ＮＰＮトラン
ジスタ、１４：ＰＮＰ）ランジスタ、１５：シッート抵
抗、１６，２１：フォトレジスト、１９：ボリシリコン
ゲートエソジ部、２０：Ｐ″領域エツジ部、２２；ポリ
シリコン層、２２ａ：段付きポリシリコン層、２３：ボ
ロンのイオン注入、２４：注入されたボロン、２５：砒
素のイオン注入、２６：注入された代理人井理士山 口
巌′］゛− 第１図 １１↓↓↓ｌ 「−２３ 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １）第１導電型半導体領域と、この第１導電型半導体領
域上に形成された第２導電型半導体領域と、この第２導
電型半導体領域の表面に拡散形成された第１導電型半導
体ベース領域と、このベース領域内の表面に拡散形成さ
れた第２導電型半導体ソース領域と、このソース領域の
下に拡散形成された第１導電型の高不純物濃度半導体領
域と、前記ベース領域と前記ソース領域の横方向の不純
物拡散距離の相違により前記第２導電型半導体領域の表
面に形成されるチャネル領域上にゲート酸化膜を介して
形成された多結晶半導体ゲートとを備えてなる伝導度変
調型ＭＯＳＦＥＴを製造する方法であって、以下の手順
により前記第１導電型半導体ベース領域、前記第１導電
型高不純物濃度半導体領域および前記第２導電型半導体
ソース領域を形成する工程を含むことを特徴とする伝導
度変調型ＭＯＳＦＥＴの製造方法。 ｉ）第２導電型半導体領域上にゲート酸化膜を介して形
成された多結晶半導体層にレジストを塗布し、多結晶半
導体ゲート形成領域をパターンニングした後、多結晶半
導体層を厚さ方向に所定の深さまでエッチング除去する
。 ｉｉ）熱処理を施し、多結晶半導体ゲート形成領域上に
残したレジストの一部をレジストパターンニングの端部
から前記所定の深さにエッチングした多結晶半導体層表
面まで所定の距離を保つように溶出させる。 ｉｉｉ）レジストの溶出した位置で多結晶半導体層をエ
ッチング除去した後、レジストを全て除去し、段付きの
多結晶半導体層を残す。 ｉｖ）上記段付きの多結晶半導体層をマスクとして不純
物を導入して熱処理し、第２導電型半導体領域表面に第
１導電型半導体ベース領域を形成する。 ｖ）再び前記段付きの多結晶半導体層をマスクとして不
純物を導入して熱処理し、前記第１導電型半導体ベース
領域に第１導電型の高不純物濃度半導体領域を形成する
。 ｖｉ）前記段付きの多結晶半導体層を多結晶半導体ゲー
ト形成領域を残してその他の部分を段差がなくなるまで
エッチングし、多結晶半導体ゲートを形成する。 ｖｉｉ）前記多結晶半導体ゲートをマスクとして不純物
を導入して熱処理し、第２導電型半導体ソース領域を形
成する。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8093488A JPH01253281A (ja) | 1988-04-01 | 1988-04-01 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8093488A JPH01253281A (ja) | 1988-04-01 | 1988-04-01 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253281A true JPH01253281A (ja) | 1989-10-09 |
Family
ID=13732282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8093488A Pending JPH01253281A (ja) | 1988-04-01 | 1988-04-01 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01253281A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382538A (en) * | 1990-10-16 | 1995-01-17 | Consorzio Per La Ricerca Sulla Microelectronica Nel | Method for forming MOS transistors having vertical current flow and resulting structure |
-
1988
- 1988-04-01 JP JP8093488A patent/JPH01253281A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382538A (en) * | 1990-10-16 | 1995-01-17 | Consorzio Per La Ricerca Sulla Microelectronica Nel | Method for forming MOS transistors having vertical current flow and resulting structure |
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