JPS63114265A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63114265A JPS63114265A JP26092986A JP26092986A JPS63114265A JP S63114265 A JPS63114265 A JP S63114265A JP 26092986 A JP26092986 A JP 26092986A JP 26092986 A JP26092986 A JP 26092986A JP S63114265 A JPS63114265 A JP S63114265A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ｊｌ要〕
本発明は絶縁膜の表面に選択的に一導電型の不純物を注
入した後に該絶縁膜上に多結晶又は非晶質の一導電型の
ｆ導体層を形成し、更に該半導体層を再結晶化する。こ
れにより前記注入した不純物が活性化して、絶縁膜と半
導体層との界面付近に高膿度の不純物領域が形成される
ので、バックチャネルを防止した高耐圧のＳＯＩ／ＭＯ
３ＦＥＴを形成することができる。
入した後に該絶縁膜上に多結晶又は非晶質の一導電型の
ｆ導体層を形成し、更に該半導体層を再結晶化する。こ
れにより前記注入した不純物が活性化して、絶縁膜と半
導体層との界面付近に高膿度の不純物領域が形成される
ので、バックチャネルを防止した高耐圧のＳＯＩ／ＭＯ
３ＦＥＴを形成することができる。
本発明は半導体装置の製造方法に関するものであり、更
に詳しく言えば高耐圧のＳＯＩ／ＭＯＳＦＥＴを形成す
る半導体装置の製造方法に関するものである。
に詳しく言えば高耐圧のＳＯＩ／ＭＯＳＦＥＴを形成す
る半導体装置の製造方法に関するものである。
第２図は従来の製造方法を説明する高耐圧のＳＯＩ／Ｍ
Ｏ３ＦＥＴの断面図である。１はＳｌ基板、２は５１０
２膜、３は多結晶Ｓｉ層を再結晶化したｎ型Ｓ＋層、４
はソース領域、５はドレイン領域、６はオフセット領域
に形成された低濃度領城、７はゲート５ｉ０２膜、８は
ゲート電極である。
Ｏ３ＦＥＴの断面図である。１はＳｌ基板、２は５１０
２膜、３は多結晶Ｓｉ層を再結晶化したｎ型Ｓ＋層、４
はソース領域、５はドレイン領域、６はオフセット領域
に形成された低濃度領城、７はゲート５ｉ０２膜、８は
ゲート電極である。
また９はソース−ツレイン間のリーク電流の原因となる
バックチャネルを防止するために、ゲート電極８のｒ方
でＳ４／５１０２の界面近くに形成された高濃度のｎ型
領域である。
バックチャネルを防止するために、ゲート電極８のｒ方
でＳ４／５１０２の界面近くに形成された高濃度のｎ型
領域である。
〔発ＩＪＪが解決しようとする問題点〕ところで従来の
製造方法によれば、高濃度のｎ型領域９は、ｎ型Ｓ４層
３の上方から例えばリンイオン（Ｐ゛）を打ち込むこと
によって形成されるが、打ち込む位置がＳｔ／５ｉ０２
界面でかなり深いため、そのｅ度や形成位置の制御が難
しい。
製造方法によれば、高濃度のｎ型領域９は、ｎ型Ｓ４層
３の上方から例えばリンイオン（Ｐ゛）を打ち込むこと
によって形成されるが、打ち込む位置がＳｔ／５ｉ０２
界面でかなり深いため、そのｅ度や形成位置の制御が難
しい。
このためバックチャネルによるリーク電流を十分に抑え
ることができなかったり、あるいはｎ型領域９がドレイ
ン領域５や低濃度領域６に接近してこれらの領域との間
でｐ ｎ！合が形成されて耐圧が低くなる場合がある
。
ることができなかったり、あるいはｎ型領域９がドレイ
ン領域５や低濃度領域６に接近してこれらの領域との間
でｐ ｎ！合が形成されて耐圧が低くなる場合がある
。
本発明はかかる従来の問題点に鑑みて創作されたもので
あり、バックチャネルを確実に防止を可１七とする高耐
圧ＳＯＩ／ＭＯ３ＦＥＴを形成する半導体装置の製造方
法を提供を１］的とする。
あり、バックチャネルを確実に防止を可１七とする高耐
圧ＳＯＩ／ＭＯ３ＦＥＴを形成する半導体装置の製造方
法を提供を１］的とする。
本発明の半導体装置の製造方法は、半導体基板上に絶縁
膜を形成する工程と、前記絶縁膜の表面に一導電型の不
純物イオンを部分的に注入する工程と、前記絶縁膜の上
に多結晶又は非晶質の一導電型の半導体層を形成する工
程と、前記多結晶又は非晶質の半導体層にレーザ光を照
射して再結晶化する工程と、前記再結晶した半導体層を
用いて該半導体層にＭＯＳＦＥＴを形成する工程とを有
することを特徴とする。
膜を形成する工程と、前記絶縁膜の表面に一導電型の不
純物イオンを部分的に注入する工程と、前記絶縁膜の上
に多結晶又は非晶質の一導電型の半導体層を形成する工
程と、前記多結晶又は非晶質の半導体層にレーザ光を照
射して再結晶化する工程と、前記再結晶した半導体層を
用いて該半導体層にＭＯＳＦＥＴを形成する工程とを有
することを特徴とする。
前記多結晶又は非鮎品質の半導体層にレーザ光を照射し
て該半導体層を再結晶化するとき、絶縁膜の表面に注入
した一導電型の不純物イオンが活性化しされ、かつ絶縁
膜側から半導体層側に該不純物イオンが分布して絶縁膜
／半導体層の界面に高濃度の不純物領域が形成される。
て該半導体層を再結晶化するとき、絶縁膜の表面に注入
した一導電型の不純物イオンが活性化しされ、かつ絶縁
膜側から半導体層側に該不純物イオンが分布して絶縁膜
／半導体層の界面に高濃度の不純物領域が形成される。
この高濃度の不純物領域は半導体層と絶縁膜との界面付
近の所定の位置に精度良く形成することができるので、
後の工程で該半導体層に形成されるＭＯＳＦＥＴは高耐
圧で、かつバックチャネルによるリークが極めて小さい
。
近の所定の位置に精度良く形成することができるので、
後の工程で該半導体層に形成されるＭＯＳＦＥＴは高耐
圧で、かつバックチャネルによるリークが極めて小さい
。
次に図を参照しながら本発明の実施例について、洗用す
る。第１図は本発明の実施例に係る高耐圧ＳＯＩ／ＭＯ
５ＦＥＴを形成する半導体装置の製造方法を説明する図
である。
る。第１図は本発明の実施例に係る高耐圧ＳＯＩ／ＭＯ
５ＦＥＴを形成する半導体装置の製造方法を説明する図
である。
（１）まず同図（ａ）のように、５ｉ７Ｊ板１０．ｈに
膜厚１用ｍのＳ ｉ（＋７膜１１を形成する。
膜厚１用ｍのＳ ｉ（＋７膜１１を形成する。
（２）次いで同図（ｂ）のようにレジスト１７９１２を
被着した後、パターニングにより開口部を形成し、更に
該開口部を介して５ｉ（ｈ膜１２の表面に７０ＫｅＶ
、ｌＸ１０１４〜ｌＸ１０１５／ａｍ２（７）ヒ素イ
オン（ＡｓＱを打ち込む。
被着した後、パターニングにより開口部を形成し、更に
該開口部を介して５ｉ（ｈ膜１２の表面に７０ＫｅＶ
、ｌＸ１０１４〜ｌＸ１０１５／ａｍ２（７）ヒ素イ
オン（ＡｓＱを打ち込む。
（３）その後、膜厚０．４ｇｍのリンドープの多結晶Ｓ
ｉ膜１４を形成する（同図（ｃ））。
ｉ膜１４を形成する（同図（ｃ））。
（４）次に同図（ｄ）に示すように、−１一方からレー
ザ光を照射して多結晶Ｓｉ膜１４を溶融すると再結晶化
したｎ型Ｓｉ層１５が形成される。このとき５ｉＯ２Ｗ
２１１の表面に打ち込まれたヒ素イオン（Ａ ｓｏ）が
活性化し、かつｎ型Ｓｉ層１５側に再分布してＳ４／５
１０２界面に高濃度のｎ型領域１６が形成される。これ
が後に形成されるＭＯＳＦＥＴのバックチャネルによる
リーク電流を防止する。
ザ光を照射して多結晶Ｓｉ膜１４を溶融すると再結晶化
したｎ型Ｓｉ層１５が形成される。このとき５ｉＯ２Ｗ
２１１の表面に打ち込まれたヒ素イオン（Ａ ｓｏ）が
活性化し、かつｎ型Ｓｉ層１５側に再分布してＳ４／５
１０２界面に高濃度のｎ型領域１６が形成される。これ
が後に形成されるＭＯＳＦＥＴのバックチャネルによる
リーク電流を防止する。
（５）次いで同図（ｅ）に示すように、ｎ型Ｓｉ層１５
をパターニングして各ＭＯ３ＦＥＴ素子形成領域に分離
した後、該ｎ型Ｓｉ層１５の表面に膜厚５００人のゲー
ト５ｉ０２膜１７を形成する。
をパターニングして各ＭＯ３ＦＥＴ素子形成領域に分離
した後、該ｎ型Ｓｉ層１５の表面に膜厚５００人のゲー
ト５ｉ０２膜１７を形成する。
（８）その後、同図（ｆ）に示すように、多結晶Ｓｉ膜
を形成した後、パターニングしてｎ型領域１６の上方に
ゲート電極１８を形成する。
を形成した後、パターニングしてｎ型領域１６の上方に
ゲート電極１８を形成する。
（７）次いで同図（ｇ）に示すように１選択的に高濃度
のｐ型のソース拳ドレイン領域１９．２０およびｐ型の
浅い低濃度領域２１を形成することにより、所定の高耐
圧ＳＯＩ／ＭＯ３ＦＥＴが形成される。
のｐ型のソース拳ドレイン領域１９．２０およびｐ型の
浅い低濃度領域２１を形成することにより、所定の高耐
圧ＳＯＩ／ＭＯ３ＦＥＴが形成される。
このように本発明の実施例によれば、 ５ｉ０２膜１１
の表面に予めヒ素イオン（Ａ ３’）を打ち込み、また
多結晶Ｓｉ膜１４を再結晶化するときに該ヒ素イオンを
活性化することによりｎ型領域１６を形成する。すなわ
ちバックチャネルが生じるＳｉ／ＳｉＯ２界面に高濃度
のｎ型領域１６を形成することができるので、ソース・
ドレイン間に流れるリーク電流を確実に阻止することが
できるとともに、ｎ型領域１６を形成する位置を高精度
に制御できるので、ドレイン領域２０や低濃度領域２１
に接近しすぎてｐ −ｎ接合が形成され、耐圧が低下す
るという従来の問題を解消することができる。
の表面に予めヒ素イオン（Ａ ３’）を打ち込み、また
多結晶Ｓｉ膜１４を再結晶化するときに該ヒ素イオンを
活性化することによりｎ型領域１６を形成する。すなわ
ちバックチャネルが生じるＳｉ／ＳｉＯ２界面に高濃度
のｎ型領域１６を形成することができるので、ソース・
ドレイン間に流れるリーク電流を確実に阻止することが
できるとともに、ｎ型領域１６を形成する位置を高精度
に制御できるので、ドレイン領域２０や低濃度領域２１
に接近しすぎてｐ −ｎ接合が形成され、耐圧が低下す
るという従来の問題を解消することができる。
なお実施例ではｐチャネルＭＯ３ＦＥＴについて説明し
たが、ｎチャネルＭＯ３ＦＥＴについても適用すること
ができることは明らかである。
たが、ｎチャネルＭＯ３ＦＥＴについても適用すること
ができることは明らかである。
以上説明したように、本発明によればソース・ドレイン
間に流れるリーク電流を阻止するための高濃度不純物領
域を、バックチャネルが生じゃすいＳｉ／５ｉ０２界面
に精度良く形成することができるので、Ｌ？７．性濠で
高耐圧のＳＯＩ／ＭＯ３ＦＥＴを容易に、かつ確実に製
造することが回走となる。
間に流れるリーク電流を阻止するための高濃度不純物領
域を、バックチャネルが生じゃすいＳｉ／５ｉ０２界面
に精度良く形成することができるので、Ｌ？７．性濠で
高耐圧のＳＯＩ／ＭＯ３ＦＥＴを容易に、かつ確実に製
造することが回走となる。
第１図は本発明の実施例に係る高耐圧のＳＯＩ／ＭＯ３
ＦＥＴを形成する半導体装置の製造方法を説明する断面
図。 第２図は従来例の半導体装置の製造方法を説明するため
の高耐圧のＳＯＩ／ＭＯ３ＦＥＴの断面図である。 （符号の説明） １．１０・・・Ｓｉ基板。 ２．１１・・・Ｓ ｉ０２膜、 ３．１５−−・ｎ型Ｓｉ層、 ４．１９・・・ソース領域、 ５．２０・・・ドレイン領域。 ６．２１・・・低濃度領域、 ７．１７・・・ゲート５ｉ０２１漠。 ８．１８・・・ゲート電極、 ９．１６・・・ｎ型領域。
ＦＥＴを形成する半導体装置の製造方法を説明する断面
図。 第２図は従来例の半導体装置の製造方法を説明するため
の高耐圧のＳＯＩ／ＭＯ３ＦＥＴの断面図である。 （符号の説明） １．１０・・・Ｓｉ基板。 ２．１１・・・Ｓ ｉ０２膜、 ３．１５−−・ｎ型Ｓｉ層、 ４．１９・・・ソース領域、 ５．２０・・・ドレイン領域。 ６．２１・・・低濃度領域、 ７．１７・・・ゲート５ｉ０２１漠。 ８．１８・・・ゲート電極、 ９．１６・・・ｎ型領域。
Claims (2)
- （１）半導体基板上に絶縁膜を形成する工程と、前記絶
縁膜の表面に一導電型の不純物イオンを部分的に注入す
る工程と、 前記絶縁膜の上に多結晶又は非晶質の一導電型の半導体
層を形成する工程と、 前記多結晶又は非晶質の半導体層にレーザ光を照射して
再結晶化する工程と、 前記再結晶した半導体層を用いて該半導体層にを形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - （２）前記半導体層はシリコン層であることを特徴とす
る特許請求の範囲第１項に記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26092986A JPS63114265A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26092986A JPS63114265A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63114265A true JPS63114265A (ja) | 1988-05-19 |
Family
ID=17354727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26092986A Pending JPS63114265A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63114265A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001050513A1 (en) * | 2000-01-07 | 2001-07-12 | Seiko Epson Corporation | Thin film transistor |
| WO2001050516A1 (en) * | 2000-01-07 | 2001-07-12 | Seiko Epson Corporation | Method of manufacturing a thin-film transistor |
-
1986
- 1986-10-31 JP JP26092986A patent/JPS63114265A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001050513A1 (en) * | 2000-01-07 | 2001-07-12 | Seiko Epson Corporation | Thin film transistor |
| WO2001050516A1 (en) * | 2000-01-07 | 2001-07-12 | Seiko Epson Corporation | Method of manufacturing a thin-film transistor |
| US6528830B1 (en) | 2000-01-07 | 2003-03-04 | Seiko Epson Corporation | Thin film transistor |
| GB2358080B (en) * | 2000-01-07 | 2004-06-02 | Seiko Epson Corp | Method of manufacturing a thin-film transistor |
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