JP2861576B2 - 絶縁ゲート電界効果トランジスタの製造方法 - Google Patents
絶縁ゲート電界効果トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート電界効果トラ
ンジスタ（以下、ＩＧＦＥＴ、と称す）の製造方法に係
わり、特にシリコンゲート電極を用い、かつドレイン電
極を半導体基板の裏面に形成した高出力ＩＧＦＥＴの製
造方法に関する。
ンジスタ（以下、ＩＧＦＥＴ、と称す）の製造方法に係
わり、特にシリコンゲート電極を用い、かつドレイン電
極を半導体基板の裏面に形成した高出力ＩＧＦＥＴの製
造方法に関する。
【０００２】
【従来の技術】半導体基板の一主面（表面）にソース領
域、チャンネル領域その上にシリコンゲート電極を形成
し、他主面（裏面）にドレイン電極を形成し、電荷を基
板の表面側から裏面側に流し、裏面のドレイン電極から
出力を取り出す構造のＩＧＦＥＴは高耐圧、高出力用に
適している。さらに、シリコンゲート電極を拡散マスク
の一部として用い、かつ、Ｐ型不純物とＮ型不純物を基
板表面の同一箇所から導入する二重拡散法を用いること
によって所定のショートチャンネル長のチャンネル領域
を自己整合的に形成することが出来る。
域、チャンネル領域その上にシリコンゲート電極を形成
し、他主面（裏面）にドレイン電極を形成し、電荷を基
板の表面側から裏面側に流し、裏面のドレイン電極から
出力を取り出す構造のＩＧＦＥＴは高耐圧、高出力用に
適している。さらに、シリコンゲート電極を拡散マスク
の一部として用い、かつ、Ｐ型不純物とＮ型不純物を基
板表面の同一箇所から導入する二重拡散法を用いること
によって所定のショートチャンネル長のチャンネル領域
を自己整合的に形成することが出来る。
【０００３】この様な技術によるＩＧＦＥＴの製造方法
は、例えば特開昭第５７−１０９３７６号公報に開示さ
れている。この従来技術では、露出した多結晶シリコン
ゲート電極をマスクに用いて、Ｎ型半導体基板にボロン
のイオン注入を行ないアニーリングのための熱処理を行
なってＰ型ベース領域を形成し、次にこのＰ型ベース領
域内に、上記露出したままの多結晶シリコンゲート電極
を再度マスクに用いてリンを熱拡散してＮ型ソース領域
を形成している。この方法によれば、ボロンとリンの横
方向拡散差を利用して、Ｐ型ベース領域の基板表面に自
己整合的にチャンネル領域を形成したＮチャネル型ＩＧ
ＦＥＴを得ることが出来る。
は、例えば特開昭第５７−１０９３７６号公報に開示さ
れている。この従来技術では、露出した多結晶シリコン
ゲート電極をマスクに用いて、Ｎ型半導体基板にボロン
のイオン注入を行ないアニーリングのための熱処理を行
なってＰ型ベース領域を形成し、次にこのＰ型ベース領
域内に、上記露出したままの多結晶シリコンゲート電極
を再度マスクに用いてリンを熱拡散してＮ型ソース領域
を形成している。この方法によれば、ボロンとリンの横
方向拡散差を利用して、Ｐ型ベース領域の基板表面に自
己整合的にチャンネル領域を形成したＮチャネル型ＩＧ
ＦＥＴを得ることが出来る。
【０００４】
【発明が解決しようとする課題】しかしながら上記方法
では、Ｐ型ベース領域形成時にＰ型不純物が多結晶シリ
コンゲート電極に導入され、Ｎ型ソース領域形成時にＮ
型不純物が同じ多結晶シリコンゲート電極に導入される
ので両導電型の不純物どうしが相殺し多結晶シリコンゲ
ート電極の抵抗が高くなってしまう。このためにゲート
入力抵抗が増大してＩＧＦＥＴのスイッチングスピード
が遅くなるという問題を生じる。
では、Ｐ型ベース領域形成時にＰ型不純物が多結晶シリ
コンゲート電極に導入され、Ｎ型ソース領域形成時にＮ
型不純物が同じ多結晶シリコンゲート電極に導入される
ので両導電型の不純物どうしが相殺し多結晶シリコンゲ
ート電極の抵抗が高くなってしまう。このためにゲート
入力抵抗が増大してＩＧＦＥＴのスイッチングスピード
が遅くなるという問題を生じる。
【０００５】
【課題を解決するための手段】本発明の特徴は、第１導
電型例えばＰ型の半導体基板の一主表面上にゲート絶縁
膜を介してシリコンゲート電極を形成する工程と、第１
導電型とは逆の導電型の第２導電型例えばＮ型の不純物
を前記シリコンゲート電極をマスクとして用いて前記半
導体基板の一主表面の所定箇所に導入し、導入した不純
物を拡散して該シリコンゲート電極下にまで延在する第
２導電型のベース領域を形成する工程と、前記シリコン
ゲート電極上にマスク層を形成する工程と、前記マスク
層によって前記シリコンゲート電極がマスクされた状態
で第１導電型の不純物を前記半導体基板の一主表面の前
記所定箇所に導入し、導入した不純物を拡散して前記ベ
ース領域内に該シリコンゲート電極下まで延在しこれに
より該ベース領域の表面部にチャンネル領域を区画する
第１導電型のソース領域を形成する工程と、前記半導体
基板の他主表面にドレイン電極を形成する工程とを有す
るＩＧＦＥＴの製造方法にある。
電型例えばＰ型の半導体基板の一主表面上にゲート絶縁
膜を介してシリコンゲート電極を形成する工程と、第１
導電型とは逆の導電型の第２導電型例えばＮ型の不純物
を前記シリコンゲート電極をマスクとして用いて前記半
導体基板の一主表面の所定箇所に導入し、導入した不純
物を拡散して該シリコンゲート電極下にまで延在する第
２導電型のベース領域を形成する工程と、前記シリコン
ゲート電極上にマスク層を形成する工程と、前記マスク
層によって前記シリコンゲート電極がマスクされた状態
で第１導電型の不純物を前記半導体基板の一主表面の前
記所定箇所に導入し、導入した不純物を拡散して前記ベ
ース領域内に該シリコンゲート電極下まで延在しこれに
より該ベース領域の表面部にチャンネル領域を区画する
第１導電型のソース領域を形成する工程と、前記半導体
基板の他主表面にドレイン電極を形成する工程とを有す
るＩＧＦＥＴの製造方法にある。
【０００６】この様に本発明では、第１導電型の不純物
がシリコンゲート電極に実質的に導入されずにソース領
域が形成されるから、シリコンゲート電極に含有する不
純物は実質的に第２導電型のみから構成することができ
Ｐ型不純物とＮ型不純物とがたがいに相殺することが無
くなり、この電極の抵抗値の増加を抑えることが出来
る。
がシリコンゲート電極に実質的に導入されずにソース領
域が形成されるから、シリコンゲート電極に含有する不
純物は実質的に第２導電型のみから構成することができ
Ｐ型不純物とＮ型不純物とがたがいに相殺することが無
くなり、この電極の抵抗値の増加を抑えることが出来
る。
【０００７】ここで前記第２導電型の不純物はイオン注
入により前記半導体基板の一主表面の前記所定箇所に導
入しその後の第１の熱処理により前記ベース領域が形成
され、前記第１導電型の不純物はイオン注入により前記
半導体基板の一主表面の前記所定箇所に導入しその後の
第２の熱処理により前記ソース領域が形成することがで
きる。ソース領域を形成するためにイオン注入される第
１導電型の不純物がＰ型例えばボロンの場合そのドーズ
量は１×１０15乃至１×１０16／ｃｍ2 の範囲内の量で
あり、ベース領域を形成するためにイオン注入される第
２導電型の不純物がＮ型例えばリンの場合そのドーズ量
は１×１０13乃至１×１０14／ｃｍ2 の範囲内の量であ
ることであることが好ましい。マスク層がフォトレジス
ト層の場合は第２の熱処理前に除去される。シリコンゲ
ート電極パターン上にマスク層パターンが丁度重畳して
いることが理想であるが、現実の回避困難な目合わせず
れが発生しても、半導体基板の不純物導入箇所の一部を
マスク層で被覆してしまう事が無いようにかつシリコン
ゲート電極パターンのなるべく多くの部分をマスクする
ために、マスク層のパターンはシリコンゲート電極のパ
ターンより、対応する辺において１μｍ以上２μｍ以下
の寸法だけ小となるよう形成されていることが好まし
い。
入により前記半導体基板の一主表面の前記所定箇所に導
入しその後の第１の熱処理により前記ベース領域が形成
され、前記第１導電型の不純物はイオン注入により前記
半導体基板の一主表面の前記所定箇所に導入しその後の
第２の熱処理により前記ソース領域が形成することがで
きる。ソース領域を形成するためにイオン注入される第
１導電型の不純物がＰ型例えばボロンの場合そのドーズ
量は１×１０15乃至１×１０16／ｃｍ2 の範囲内の量で
あり、ベース領域を形成するためにイオン注入される第
２導電型の不純物がＮ型例えばリンの場合そのドーズ量
は１×１０13乃至１×１０14／ｃｍ2 の範囲内の量であ
ることであることが好ましい。マスク層がフォトレジス
ト層の場合は第２の熱処理前に除去される。シリコンゲ
ート電極パターン上にマスク層パターンが丁度重畳して
いることが理想であるが、現実の回避困難な目合わせず
れが発生しても、半導体基板の不純物導入箇所の一部を
マスク層で被覆してしまう事が無いようにかつシリコン
ゲート電極パターンのなるべく多くの部分をマスクする
ために、マスク層のパターンはシリコンゲート電極のパ
ターンより、対応する辺において１μｍ以上２μｍ以下
の寸法だけ小となるよう形成されていることが好まし
い。
【０００８】
【実施例】次に、本発明の一実施例として、ソース・ド
レイン間耐圧が約４０ＶのＩＧＦＥＴの製造方法ににつ
いて図面を参照して説明する。
レイン間耐圧が約４０ＶのＩＧＦＥＴの製造方法ににつ
いて図面を参照して説明する。
【０００９】先ず、Ｐ型不純物濃度が１×１０19／ｃｍ
3 、厚さが２７０μｍのＰ+ 型シリコン基体１上にＰ型
不純物濃度が１．６×１０16／ｃｍ3 のＰ型単結晶シリ
コン層２を膜厚１４μｍにエピタキシャル成長させて半
導体基板１０を構成する。Ｐ型単結晶シリコン層２の上
表面、すなわち半導体基板１０の一主表面に、マスク
（図示せず）を利用した選択イオン注入技術によって２
５μｍ間隔で複数のＮ+型領域３をマトリックス状に配
置形成する。Ｎ+ 型領域３は平面形状が一辺５μｍの正
方形状で、深さが４μｍ，Ｎ型不純物表面濃度が２×１
０17／ｃｍ3 である。その後、半導体基板１０の上表面
からＮ+ 型領域３を形成するために用いたマスクを除去
し、上表面に熱酸化により膜厚５０ｎｍ（ナノメータ）
のゲート酸化膜４を形成する。（図１の（Ａ），
（Ｂ））。
3 、厚さが２７０μｍのＰ+ 型シリコン基体１上にＰ型
不純物濃度が１．６×１０16／ｃｍ3 のＰ型単結晶シリ
コン層２を膜厚１４μｍにエピタキシャル成長させて半
導体基板１０を構成する。Ｐ型単結晶シリコン層２の上
表面、すなわち半導体基板１０の一主表面に、マスク
（図示せず）を利用した選択イオン注入技術によって２
５μｍ間隔で複数のＮ+型領域３をマトリックス状に配
置形成する。Ｎ+ 型領域３は平面形状が一辺５μｍの正
方形状で、深さが４μｍ，Ｎ型不純物表面濃度が２×１
０17／ｃｍ3 である。その後、半導体基板１０の上表面
からＮ+ 型領域３を形成するために用いたマスクを除去
し、上表面に熱酸化により膜厚５０ｎｍ（ナノメータ）
のゲート酸化膜４を形成する。（図１の（Ａ），
（Ｂ））。
【００１０】次に、ゲート電極を形成するためにノンド
ープの多結晶シリコン膜を６００ｎｍの厚さに堆積さ
せ、熱拡散技術によりリンを拡散させ多結晶シリコン膜
のリン濃度を１×１０20／ｃｍ3 にして比抵抗を小さく
する。そしてフォトリソグラフィ技術により多結晶シリ
コン膜を選択的にエッチングして、開口窓６を有し平面
形状が格子状のシリコンゲート電極５およびこの開口窓
６内に多結晶シリコンから成る島状領域１５を形成す
る。したがって開口窓６は平面形状がリング状となる。
シリコンゲート電極５の格子幅Ｘは１０μｍで、開口窓
６の外周は辺Ｙが１５μｍの四角形状の内角１６を３×
３μｍのテーパー面取りした八角形状である。多結晶シ
リコン膜の島状領域１５は５×５μｍの正方形状でＮ+
型領域３上に位置している。その後、シリコンゲート電
極５および島状領域１５をマスクとして用い、ドーズ量
５．５×１０13／ｃｍ2 のリン２０を開口窓６を通して
半導体基板の表面箇所に加速電圧８０ｋｅＶでイオン注
入し、１２００℃で１００分間の活性化熱処理を行うこ
とにより、リンを押込み拡散してＮ+ 型領域３と一体的
に接続しかつシリコンゲート電極５の下方ｗまで、端２
５から２．５μｍ延在するＮ型ベース領域７を形成す
る。この工程において、シリコンゲート電極５は露出し
ているから、同電極にもリンがイオン注入される。Ｎ型
ベース領域７が形成されていない半導体基板１０のＰ型
の部分はＩＧＦＥＴのドレイン領域として作用する（図
２の（Ａ），（Ｂ））。尚、シリコン膜は多結晶シリコ
ンでなくアモルファスシリコンでもよく、あるいは必要
に応じて例えばレーザビーム照射により単結晶シリコン
にしてもよい。
ープの多結晶シリコン膜を６００ｎｍの厚さに堆積さ
せ、熱拡散技術によりリンを拡散させ多結晶シリコン膜
のリン濃度を１×１０20／ｃｍ3 にして比抵抗を小さく
する。そしてフォトリソグラフィ技術により多結晶シリ
コン膜を選択的にエッチングして、開口窓６を有し平面
形状が格子状のシリコンゲート電極５およびこの開口窓
６内に多結晶シリコンから成る島状領域１５を形成す
る。したがって開口窓６は平面形状がリング状となる。
シリコンゲート電極５の格子幅Ｘは１０μｍで、開口窓
６の外周は辺Ｙが１５μｍの四角形状の内角１６を３×
３μｍのテーパー面取りした八角形状である。多結晶シ
リコン膜の島状領域１５は５×５μｍの正方形状でＮ+
型領域３上に位置している。その後、シリコンゲート電
極５および島状領域１５をマスクとして用い、ドーズ量
５．５×１０13／ｃｍ2 のリン２０を開口窓６を通して
半導体基板の表面箇所に加速電圧８０ｋｅＶでイオン注
入し、１２００℃で１００分間の活性化熱処理を行うこ
とにより、リンを押込み拡散してＮ+ 型領域３と一体的
に接続しかつシリコンゲート電極５の下方ｗまで、端２
５から２．５μｍ延在するＮ型ベース領域７を形成す
る。この工程において、シリコンゲート電極５は露出し
ているから、同電極にもリンがイオン注入される。Ｎ型
ベース領域７が形成されていない半導体基板１０のＰ型
の部分はＩＧＦＥＴのドレイン領域として作用する（図
２の（Ａ），（Ｂ））。尚、シリコン膜は多結晶シリコ
ンでなくアモルファスシリコンでもよく、あるいは必要
に応じて例えばレーザビーム照射により単結晶シリコン
にしてもよい。
【００１１】次に、フォトリソグラフィー技術を用い
て、シリコンゲート電極５上のみに膜厚４μｍのフォト
レジスト膜のパターン８を形成する。このフォトレジス
ト膜のパターン８は通常の目合せ精度により、シリコン
ゲート電極５のなるべく多くの部分を被覆しかつ開口窓
６内に入り込まないようにするため、開口窓６の外周す
なわちシリコンゲート電極５の端２５より１μｍ以上２
μｍ以下だけ後退させてシリコンゲート電極５の端上面
３５が１μｍ以上２μｍ以下の幅のリング状に露出する
様に設計しておくのが好ましい。この実施例では１μｍ
後退させたパターンである。その後、レジスト膜のパタ
ーン８、１μｍ幅でリング状に露出する端上面３５およ
び多結晶シリコン膜から成る島状領域１５をマスクとし
て用い、ドーズ量５×１０15／ｃｍ2 のボロン３０を開
口窓６を通して半導体基板の前記表面箇所に加速電圧５
０ｋｅＶでイオン注入してＰ+ 層１９を形成する。この
ボロンのイオン注入工程において、シリコンゲート電極
５の端部を除く大部分の箇所はレジスト膜パターン８に
よってマスクされているからボロンが注入されない（図
２の（Ａ），（Ｂ））。
て、シリコンゲート電極５上のみに膜厚４μｍのフォト
レジスト膜のパターン８を形成する。このフォトレジス
ト膜のパターン８は通常の目合せ精度により、シリコン
ゲート電極５のなるべく多くの部分を被覆しかつ開口窓
６内に入り込まないようにするため、開口窓６の外周す
なわちシリコンゲート電極５の端２５より１μｍ以上２
μｍ以下だけ後退させてシリコンゲート電極５の端上面
３５が１μｍ以上２μｍ以下の幅のリング状に露出する
様に設計しておくのが好ましい。この実施例では１μｍ
後退させたパターンである。その後、レジスト膜のパタ
ーン８、１μｍ幅でリング状に露出する端上面３５およ
び多結晶シリコン膜から成る島状領域１５をマスクとし
て用い、ドーズ量５×１０15／ｃｍ2 のボロン３０を開
口窓６を通して半導体基板の前記表面箇所に加速電圧５
０ｋｅＶでイオン注入してＰ+ 層１９を形成する。この
ボロンのイオン注入工程において、シリコンゲート電極
５の端部を除く大部分の箇所はレジスト膜パターン８に
よってマスクされているからボロンが注入されない（図
２の（Ａ），（Ｂ））。
【００１２】次に、レジスト膜パターン８を除去し、１
０００℃で３０分間の活性化熱処理を行うことにより、
Ｐ+ 層１９のボロンを押込み拡散してＮ型ベース領域７
内にシリコンゲート電極５の下方ｕまで、端２５から
１．０μｍ延在するＰ+ 型ソース領域９を形成し（図
４）、多結晶シリコン膜の島状領域１５およびゲート酸
化膜４の開口窓６内の部分を除去する。この工程の熱処
理条件は前工程におけるリンの押込み拡散より低い温
度、短時間なので、ベース領域は前工程で形状形成さ
れ、この工程ではソース領域が形状形成される。Ｎ型ベ
ース領域７はシリコンゲート電極５の端２５の下から該
電極の下に２．５μｍ入り込んでおり一方この工程で形
成されたＰ+ 型ソース領域９は１．０μｍ入り込んでい
るからチャンネル長が１．５μｍのリング状のチャンネ
ル領域１２がシリコンゲート電極５の下に形成される
（図５の（Ａ），（Ｂ）。
０００℃で３０分間の活性化熱処理を行うことにより、
Ｐ+ 層１９のボロンを押込み拡散してＮ型ベース領域７
内にシリコンゲート電極５の下方ｕまで、端２５から
１．０μｍ延在するＰ+ 型ソース領域９を形成し（図
４）、多結晶シリコン膜の島状領域１５およびゲート酸
化膜４の開口窓６内の部分を除去する。この工程の熱処
理条件は前工程におけるリンの押込み拡散より低い温
度、短時間なので、ベース領域は前工程で形状形成さ
れ、この工程ではソース領域が形状形成される。Ｎ型ベ
ース領域７はシリコンゲート電極５の端２５の下から該
電極の下に２．５μｍ入り込んでおり一方この工程で形
成されたＰ+ 型ソース領域９は１．０μｍ入り込んでい
るからチャンネル長が１．５μｍのリング状のチャンネ
ル領域１２がシリコンゲート電極５の下に形成される
（図５の（Ａ），（Ｂ）。
【００１３】次に、層間絶縁膜としてリンガラス膜２１
をシリコンゲート電極５上に形成し、Ｐ+ 型ソース領域
９とチャンネル領域１２が形成されるＮ型ベース領域７
の取り出し部となるＮ+ 型領域３とに共通接続されるソ
ース電極１３をアルミニウムで形成し、全体をパッシベ
ーション膜２２で被覆する。又、ドレイン領域の一部と
なるＰ+ 型シリコン基体１の裏面、すなわち半導体基板
１０の他主面にドレイン電極１４をアルミニウムで形成
する（図６）。
をシリコンゲート電極５上に形成し、Ｐ+ 型ソース領域
９とチャンネル領域１２が形成されるＮ型ベース領域７
の取り出し部となるＮ+ 型領域３とに共通接続されるソ
ース電極１３をアルミニウムで形成し、全体をパッシベ
ーション膜２２で被覆する。又、ドレイン領域の一部と
なるＰ+ 型シリコン基体１の裏面、すなわち半導体基板
１０の他主面にドレイン電極１４をアルミニウムで形成
する（図６）。
【００１４】図７に示すように、一辺が２．１ｍｍの半
導体ぺレット５０の上面のパッシベーション膜２２に開
口を設けてソース電極１３の一部を露出させて該電極の
ボンデイングパッド２３を形成する。一方、ソース電極
１３と同じレベルのアルミニウム層でゲート引き出し電
極１７を形成する。ゲート引き出し電極１７には格子状
のシリコンゲート電極５が層間絶縁膜２１に形成された
開孔（図示せず）を通して接続される複数のゲートフィ
ンガー部１８を有し、またパッシベーション膜２２に開
口を設けることによって形成されたボンデイングパッド
２７を有している。ボンデイングパッド２３，２７およ
びゲートフィンガー部１８は厚い絶縁膜（図示せず）上
に位置している。
導体ぺレット５０の上面のパッシベーション膜２２に開
口を設けてソース電極１３の一部を露出させて該電極の
ボンデイングパッド２３を形成する。一方、ソース電極
１３と同じレベルのアルミニウム層でゲート引き出し電
極１７を形成する。ゲート引き出し電極１７には格子状
のシリコンゲート電極５が層間絶縁膜２１に形成された
開孔（図示せず）を通して接続される複数のゲートフィ
ンガー部１８を有し、またパッシベーション膜２２に開
口を設けることによって形成されたボンデイングパッド
２７を有している。ボンデイングパッド２３，２７およ
びゲートフィンガー部１８は厚い絶縁膜（図示せず）上
に位置している。
【００１５】
【発明の効果】本実施例により製造されたＩＧＦＥＴに
おいて、シリコンゲート電極のシート抵抗は２０Ω／□
であり、立ち上り時間（ｔON）が３０ｎＳ（ナノセコン
ド）、立ち下り時間（ｔOFF ）が４０ｎＳの早いスイッ
チングスピードの特性が得られた。
おいて、シリコンゲート電極のシート抵抗は２０Ω／□
であり、立ち上り時間（ｔON）が３０ｎＳ（ナノセコン
ド）、立ち下り時間（ｔOFF ）が４０ｎＳの早いスイッ
チングスピードの特性が得られた。
【００１６】これに対して、本実施例と同一形状、同一
製造条件だが図３の工程でレジスト膜のパターン８を形
成しないでボロンのイオン注入を行いＰ型不純物のボロ
ンをシリコンゲート電極に導入してシリコンゲート電極
内にＮ型不純物とＰ型不純物とを共存させたＩＧＦＥＴ
では、シリコンゲート電極のシート抵抗は３０Ω／□で
あり、立ち上り時間（ｔON）が５０ｎＳ、立ち下り時間
（ｔOFF ）が７０ｎＳの遅いスイッチングスピードであ
った。
製造条件だが図３の工程でレジスト膜のパターン８を形
成しないでボロンのイオン注入を行いＰ型不純物のボロ
ンをシリコンゲート電極に導入してシリコンゲート電極
内にＮ型不純物とＰ型不純物とを共存させたＩＧＦＥＴ
では、シリコンゲート電極のシート抵抗は３０Ω／□で
あり、立ち上り時間（ｔON）が５０ｎＳ、立ち下り時間
（ｔOFF ）が７０ｎＳの遅いスイッチングスピードであ
った。
【００１７】本実施例ではＰチャンネル型のＩＧＦＥＴ
を例示したが．本発明はＮチャンネル型のＩＧＦＥＴに
も適用可能である。しかし高ドーズ量のイオン注入を必
要とするソース領域がＰ型のＰチャンネル型のＩＧＦＥ
Ｔの方が、ソース領域がＮ型のＮチャンネル型のＩＧＦ
ＥＴよりも、ゲート電極の抵抗が大きくなる傾向がある
ので本発明が特に有効となる。また１０19／ｃｍ3 以上
のリン濃度を有する膜厚が２００ｎｍ乃至１０００ｎｍ
のシリコンゲート電極をマスクとして、ベース領域形成
のためのリンのイオン注入を１×１０13乃至１×１０14
／ｃｍ2 の範囲内のドーズ量で行ない、ソース領域形成
のためのボロンのイオン注入を１×１０15乃至１×１０
16／ｃｍ2 の範囲内のドーズ量で行なうＩＧＦＥＴの製
造方法において本発明の方法を用いることにより上記実
施例と同様の効果が確認された。
を例示したが．本発明はＮチャンネル型のＩＧＦＥＴに
も適用可能である。しかし高ドーズ量のイオン注入を必
要とするソース領域がＰ型のＰチャンネル型のＩＧＦＥ
Ｔの方が、ソース領域がＮ型のＮチャンネル型のＩＧＦ
ＥＴよりも、ゲート電極の抵抗が大きくなる傾向がある
ので本発明が特に有効となる。また１０19／ｃｍ3 以上
のリン濃度を有する膜厚が２００ｎｍ乃至１０００ｎｍ
のシリコンゲート電極をマスクとして、ベース領域形成
のためのリンのイオン注入を１×１０13乃至１×１０14
／ｃｍ2 の範囲内のドーズ量で行ない、ソース領域形成
のためのボロンのイオン注入を１×１０15乃至１×１０
16／ｃｍ2 の範囲内のドーズ量で行なうＩＧＦＥＴの製
造方法において本発明の方法を用いることにより上記実
施例と同様の効果が確認された。
【図１】本発明の一実施例の製造方法を示す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）を切断線Ｂ−Ｂで切断
し矢印の方向を視た断面図。
（Ａ）は平面図、（Ｂ）は（Ａ）を切断線Ｂ−Ｂで切断
し矢印の方向を視た断面図。
【図２】本発明の一実施例の製造方法を示す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）を切断線Ｂ−Ｂで切断
し矢印の方向を視た断面図。
（Ａ）は平面図、（Ｂ）は（Ａ）を切断線Ｂ−Ｂで切断
し矢印の方向を視た断面図。
【図３】本発明の一実施例の製造方法を示す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）を切断線Ｂ−Ｂで切断
し矢印の方向を視た断面図。
（Ａ）は平面図、（Ｂ）は（Ａ）を切断線Ｂ−Ｂで切断
し矢印の方向を視た断面図。
【図４】本発明の一実施例の製造方法を示す断面図。
【図５】本発明の一実施例の製造方法を示す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）を切断線Ｂ−Ｂで切断
し矢印の方向を視た断面図。
（Ａ）は平面図、（Ｂ）は（Ａ）を切断線Ｂ−Ｂで切断
し矢印の方向を視た断面図。
【図６】本発明の一実施例の製造方法を示す断面図。
【図７】図６の工程における半導体ペレット全体を概略
的に示す平面図。
的に示す平面図。
【符号の説明】 １ Ｐ+ 型シリコン基体 ２ Ｐ型単結晶シリコン層 ３ Ｎ+ 型領域 ４ ゲート酸化膜 ５ シリコンゲート電極 ６ 開口窓 ７ Ｎ型ベース領域 ８ フォトレジスト膜のパターン ９ Ｐ+ 型ソース領域 １０ 半導体基板 １２ チャンネル領域 １３ ソース電極 １４ ドレイン電極 １５ 多結晶シリコンからなる島状領域 １６ 開口窓６の内角 １７ ゲート引き出し電極 １８ ゲートフィンガー部 １９ Ｐ+ 層 ２０ イオン注入されるボロン ２１ 層間絶縁膜 ２２ パッシベーション膜 ２３，２７ ボンデイングパッド ２５ シリコンゲート電極の端 ３０ イオン注入されるリン ３５ シリコンゲート電極のリング状に露出された端
上面
上面
Claims (16)
- 【請求項１】 第１導電型の半導体基板の一主表面上に
ゲート絶縁膜を介してシリコンゲート電極を形成する工
程と、第１導電型とは逆の導電型の第２導電型の不純物
を、前記シリコンゲート電極をマスクとして前記半導体
基板の一主表面の所定箇所に導入し、導入された該不純
物を拡散することによって該シリコンゲート電極下にま
で延在する第２導電型のベース領域を形成する工程と、
前記シリコンゲート電極上にマスク層を形成する工程
と、前記マスク層によって前記シリコンゲート電極がマ
スクされた状態で第１導電型の不純物を前記半導体基板
の一主表面の前記所定箇所に導入し、導入された該不純
物を拡散することによって前記ベース領域内に第１導電
型のソース領域を形成し、これにより該シリコンゲート
電極下の該ベース領域の部分にチャンネル領域を区画す
る工程と、前記半導体基板の他主表面にドレイン電極を
形成する工程とを有することを特徴とする絶縁ゲート電
界効果トランジスタの製造方法。 - 【請求項２】 前記第２導電型の不純物はイオン注入に
より前記半導体基板の一主表面の前記所定箇所に導入さ
れその後の前記拡散は第１の熱処理により行われ、前記
第１導電型の不純物はイオン注入により前記半導体基板
の一主表面の前記所定箇所に導入されその後の前記拡散
は第２の熱処理により行われれることを特徴とする請求
項１に記載の絶縁ゲート電界効果トランジスタの製造方
法。 - 【請求項３】 前記第１導電型はＰ型であり、前記第２
導電型はＮ型であり、トランジスタはＰチャンネル型で
あることを特徴とする請求項１もしくは請求項２に記載
の絶縁ゲート電界効果トランジスタの製造方法。 - 【請求項４】 前記イオン注入されるＰ型の不純物のド
ーズ量は１×１０15乃至１×１０16／ｃｍ2 の範囲内の
量であり、前記イオン注入されるＮ型の不純物のドーズ
量は１×１０13乃至１×１０14／ｃｍ2 の範囲内の量で
あることを特徴とする請求項３に記載の絶縁ゲート電界
効果トランジスタの製造方法。 - 【請求項５】 前記Ｐ型の不純物はボロンであり、前記
Ｎ型の不純物はリンであることを特徴とする請求項３も
しくは請求項４に記載の絶縁ゲート電界効果トランジス
タの製造方法。 - 【請求項６】 前記半導体基板は高不純物濃度の第１導
電型のシリコン基体と、該シリコン基体の上面上に成長
された該シリコン基体より低不純物濃度の第１導電型の
シリコンエピタキシャル層よりなり、該半導体基板の前
記一主面が該シリコンエピタキシャル層の上表面であ
り、該半導体基板の前記他主面が該シリコン基体の下面
であることを特徴とする請求項１に記載の絶縁ゲート電
界効果トランジスタの製造方法。 - 【請求項７】 前記マスク層はフォトレジスト層であ
り、前記第２の熱処理前に除去されることを特徴とする
請求項２に記載の絶縁ゲート電界効果トランジスタの製
造方法。 - 【請求項８】 前記マスク層のパターンは前記シリコン
ゲート電極のパターンより、対応する辺において１μｍ
以上２μｍ以下の寸法だけ小となるよう形成されている
ことを特徴とする請求項１もしくは請求項７に記載の絶
縁ゲート電界効果トランジスタの製造方法。 - 【請求項９】 第１導電型の半導体基板上にゲート絶縁
膜を介して多結晶シリコン膜を形成する工程と、前記多
結晶シリコン膜をパターニングして格子状のシリコンゲ
ート電極を形成する工程と、第１導電型とは逆の導電型
の第２導電型の不純物をイオン注入法により、前記シリ
コンゲート電極に導入し、かつ、該シリコンゲート電極
をマスクとして前記半導体基板の一主表面の所定箇所に
導入する工程と、前記イオン注入された前記第２導電型
の不純物の活性化処理を行ない、半導体基板に導入され
た該不純物を横方向に拡散させて該シリコンゲート電極
下に延在する第２導電型のベース領域を形成する工程
と、前記シリコンゲート電極上にマスク層を形成する工
程と、前記マスク層によって前記シリコンゲート電極が
マスクされた状態で第１導電型の不純物をイオン注入法
により前記半導体基板の一主表面の前記所定箇所に導入
する工程と、前記マスク層を除去する工程と、前記イオ
ン注入された前記第１導電型の不純物の活性化処理を行
ない前記ベース領域内に第１導電型のソース領域を形成
しこれにより前記シリコンゲート電極下の該ベース領域
の表面部分にチャンネル領域を区画する工程と、前記ソ
ース領域に接続するソース電極を前記半導体基板の一主
表面側に形成する工程と、前記半導体基板の他主表面に
ドレイン電極を形成する工程とを有することを特徴とす
る絶縁ゲート電界効果トランジスタの製造方法。 - 【請求項１０】 前記第２導電型の不純物の活性化処理
は第１の熱処理であり、前記第１導電型の不純物の活性
化処理は第２の熱処理であることを特徴とする請求項９
に記載の絶縁ゲート電界効果トランジスタの製造方法。 - 【請求項１１】 前記第１導電型はＰ型であり、前記第
２導電型はＮ型であり、トランジスタはＰチャンネル型
であることを特徴とする請求項９もしくは請求項１０に
記載の絶縁ゲート電界効果トランジスタの製造方法。 - 【請求項１２】 前記導入されるＰ型の不純物のドーズ
量は１×１０15乃至１×１０16／ｃｍ2 の範囲内の量で
あり、前記導入されるＮ型の不純物のドーズ量は１×１
０13乃至１×１０14／ｃｍ2 の範囲内の量であることを
特徴とする請求項１１に記載の絶縁ゲート電界効果トラ
ンジスタの製造方法。 - 【請求項１３】 前記Ｐ型の不純物はボロンであり、前
記Ｎ型の不純物はリンであることを特徴とする請求項１
１もしくは請求項１２に記載の絶縁ゲート電界効果トラ
ンジスタの製造方法。 - 【請求項１４】 前記半導体基板は高不純物濃度の第１
導電型のシリコン基体と、該シリコン基体の上面上に成
長された該シリコン基体より低不純物濃度の第１導電型
のシリコンエピタキシャル層よりなり、該半導体基板の
前記一主面が該シリコンエピタキシャル層の上表面であ
り、該半導体基板の前記他主面が該シリコン基体の下面
であることを特徴とする請求項９に記載の絶縁ゲート電
界効果トランジスタの製造方法。 - 【請求項１５】 前記マスク層はフォトレジスト層であ
ることを特徴とする請求項９に記載の絶縁ゲート電界効
果トランジスタの製造方法。 - 【請求項１６】 前記マスク層のパターンは前記シリコ
ンゲート電極のパターンより、対応する辺において１μ
ｍ以上２μｍ以下の寸法だけ小となるよう形成されてい
ることを特徴とする請求項９もしくは請求項１５に記載
の絶縁ゲート電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1354192A JP2861576B2 (ja) | 1991-02-27 | 1992-01-29 | 絶縁ゲート電界効果トランジスタの製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-53602 | 1991-02-27 | ||
| JP5360291 | 1991-02-27 | ||
| JP1354192A JP2861576B2 (ja) | 1991-02-27 | 1992-01-29 | 絶縁ゲート電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104441A JPH06104441A (ja) | 1994-04-15 |
| JP2861576B2 true JP2861576B2 (ja) | 1999-02-24 |
Family
ID=26349359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1354192A Expired - Fee Related JP2861576B2 (ja) | 1991-02-27 | 1992-01-29 | 絶縁ゲート電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861576B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022085765A1 (ja) * | 2020-10-23 | 2022-04-28 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
-
1992
- 1992-01-29 JP JP1354192A patent/JP2861576B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06104441A (ja) | 1994-04-15 |
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