KR100209478B1 - 금속 절연 반도체형 전계 효과 트랜지스터를 제조하는 방법 - Google Patents

Abstract

본 발명은 소스 및 드레인 영역과 기판간에 감소된 접합 용량을 갖는 MIS형 전계 효과 트랜지스터를 제조하는 방법을 제공하는 것이다. 게이트 전극을 마스크로서 이용하면, 반도체 기판 및 웰 영역의 전도형과 반대의 전도형인 불순물 이온이 소스 및 드레인 영역 밑의 영역으로 주입되어 주입된 영역의 캐리어 농도를 낮게 하여 소스 및 드레인의 접합 용량을 감소시킨다. 이온 주입 공정에서, 주입 각도는 기판 표면의 법선으로부터 약 2。이하로 설정되고 차폐 산화물막의 두께는 약 3nm이하로 설정되어 이온 채널링을 상승시켜 소스 및 드레인 밑의 영역에만 불순물을 도입시키며, 게이트 전극 및 필드 산화물 영역 바로 밑의 영역으로 주입되는 것을 방지한다.

기판 온도는 주입동안 -50℃이하로 제어되어 이온 채널링을 향상시킨다.

Description

금속 절연 반도체(MIS)형 전계 효과 트랜지스터를 제조하는 방법

제1a도 내지 제1c도는 본 발명의 제 1실시예와 관련된 제조 방법의 단계들을 도시하는 연속 단면도.

제2a도는 및 제2b도는 본 발명의 제 1실시예와 관련된 제조 방법의 단계들을 도시하는, 제1c도에 이어지는 연속 단면도.

제3도는 본 발명의 제 1실시예와 관련된 제조 방법을 도시하는, 제2b도에 이어지는 연속 단면도.

제4도는 두 개의 이은 주입 각도들에 있어서, 주입된 인 이온들의 깊이에 관한 분포를 도시하는 도면.

제5도는 스크린 산화물막의 세 개의 서로 다른 두께에 있어서, 주입된 인 이온들의 깊이에 관한 분포를 도시하는 도면.

제6도는 두 개의 기판 온도들에 있어서 주입된 인 이온들의 깊이에 대한 분포를 도시하는 도면.

제7a도는 제7c도는 종래 기술의 반도체 장치들을 제조하는 공정 단계들을 설명하기 위한 단면도.

제8a도 내지 8c도는 종래의 기술의 반도체 장치들을 제조하는 또 다른 공정을 설명하기 위한 단면도.

제9a도 내지 제9c도는 종래 기술의 반도체 장치들을 제조하는 또 다른 공정을 설명하기 위한 단면도를 도시하는 제8c도에 이어지는 도면

* 도면의 주요부분에 대한 부호의 설명

1 : P형 실리콘 기판 2 : 필드 산화물막

3 : 게이트 산화물막 4 : 게이트 전극

5 : 측벽 산화물막

[발명의 배경]

본 발명은 반도체 장치 제조 방법에 관한 것이며, 특히 소스 및 드레인 영역들과 기판간의 접합 용량이 감소된 MIS(Metal Insulator Semiconductor)형 전계 효과 트랜지스터(FET)를 제조하는 방법에 관한 것이다.

집적된 MIS형 FET들을 갖는 반도체 회로 장치에서, MIS-FET들의 고유의 기생 용량은 회로의 속도 또는 동작 주파수에 큰 영향을 미친다. 특히, MIS형 전계효과 트랜지스터 내의 확산된 소스 및 드레인 충들과 기판간의 접합용량들은 중요한 역할을 하므로, 회로의 성능을 개선시키기 위하여 이들 접합 용량들을 가능한 한 작게 하는 것이 바람직하다.

그러나, 반도체 기판의 불순물 농도가 균일하다라고 가정하면, 확산된 소스 및 드레인 충의 불순물 농도를 낮추어 접합 용량을 감소시킴으로써 소스 및 드레인 충들간의 펀치 - 스루(punch- through)가 FET동작 장애를 초래하게 한다.

상술한 문제점들을 해결하기 위한 각종 방법들은 예컨대 일본 특허 공개 번호 평성 제 3-43787호 및 소와 제 62-141778호에서 제안되었다.

전자의 특허원(평성 3-43787)은 제7a도 내지 제7c도에 도시된 바와 같이 CMOS(Complementary Metal Oxide Semiconductor)장치를 서술한다. 이 CMOS 장치에서, 반도체 기판 보다 더 높은 불순물 농도를 갖고 소스 및 드레인 영역들 보다 더 깊은 깊이를 갖는 한 전도형 영역은 게이트전극 바로 밑 그리고 그 근처의 반도체 기판에서 선택적으로 형성된다. 제7a도 내지 제7c도에 도시된 바와 같이, MIS-FET는 소스 및 드레인 영역들간의 게이트 전극 바로 밑의 영역에서만 도핑된 채널을 갖는다. 이 채널 도핑은 종래의 포토리소그래픽 마스킹 공정에 의해 실행된다.

제7a도 내지 제7c도를 들어 더욱 상세히 설명하면, (11)은 P^-형 반도체기판을 표시하며, (12)는 필드 산화물막이며, (13)은 n^-형 웰이며, (14)는 n⁺형 채널컷(cut)영역(채널 스토퍼)이며, (15)는 p^-형 채널 컷 영역(채널 스토퍼)이며, (16)은 게이트 산화물막이며 (17)은 레지스트 마스크이며, (18)은 체널 - 도핑된 영역(p형 영역)이며, (19)는 게이트 전극이며, (20a, 20b)는 n^-형 소스 및 드레인 확산 층들이며, (21a, 21b)는 P^-형 소스 및 드레인 확산 층들이다.

제7a도에 도시된 바와 같이, 표면은 n^-채널 트랜지스터가 형성될 영역 위에 배열된 개구를 갖는 포토레지스트 마스크에 의해 도포 된다. 이 개구는 게이트 전극의 폭 보다 약간 큰 폭을 갖는 이온 주입 윈도우(18a)로서 작용한다. 붕소 이온(B⁺)들은 이온 주입 윈도우(18a)를 거쳐 게이트 산화물막(16)을 통해 기판에 선택적으로 주입되어 붕소 주입 영역 B_ia을 형성한다. 붕소 주입 영역 B_ia은 소스 및 드레인 영역 보다 깊게 기관으로 확장되어 펀치-스루를 방지하는데 충분한 소정의 농도를 갖는다. 주입 후, 이 주입 영엽 B_ia은 열처리에 의해 활성화되어 제7b도에 도시된 바와 같이 P^-형 영역(채널 도핑된 영역)(18)이 된다.

마지막으로 제7c도에 도시된 바와 같이 p^-형 소스 확산 층(21a) 및 p^-형 드레인 확산 층(21b)은 n^-형 웰(13)의 표면상에 형성된다. 또한, n^-형 소스 확산층(20a) 및 n^-형 드레인 확산층(20b)는 p^-형 반도체 기판(11)의 표면상에 형성되며, 그 각각의 게이트 측면은 횡 방향으로 뻗어 약간의 p^-형 영역에서 끝난다.

이 구성에서, 소스 및 드레인 확산 충돌의 바닥 부분(bottom portion)은 불순물 농도가 낮은 기판과 접촉하게 되어 이곳에 형성되는 접합 용량은 작아지게 된다.

후자의 특허원(소아 62-1417778)은 소스 및 드레인 영역들 밑에 놓이고 이와pn접합부를 형성하는 반도체 층들을 구비하는 절연 게이트형 전계 효과 트랜지스터를 개시하고 있다. 이들 반도체 층들은 횡 방향으로 채널 영역 밑의 부분까지 확장되지 않는다. 이들 반도체 층들의 불순물 농도는 소스 및 드레인 영역들과 반도체 기판의 불순물 농도들 간의 중간 농도이다. 즉, 제 141778호는 MIS형 FET 및 이의 제조 방법을 개시하고 있는데, 여기서 접합 용량은 소스 및 드레인 영역들의 보다 낮은 부분이 결핍(deplete)되기 때문에 감소된다.

제8a도 내지 제8c도 및 제9a도 내지 제9c도는 제 141778호에 개시된 반도체 장치의 제조 공정을 설명하기 위한 반도체 장치의 단면도를 도시한다. 제8a도 내지 제 8c도 및 제9a도 내지 제9c도에서, (22)는 p^-형 반도체 기판을 표시하며, (23)은 p^-형 웰, (24)는 게이트 산화물막, (25)는 게이트 전극, (26)은 n^-형 확산층, (27)은 산화물막 측벽, (28)은 n형 소스 및 드레인 영역, (29)는 층간 절연막, (30)은 접촉홀, (31)은 인 카운터 도핑 영역(저농도 p^-형 층), (32)는 알루미늄 배선, (33)은 채널 영역을 나타낸다.

제9a도 내지 제9c도를 참조함으로써, 후에 소스 및 드레인 영역들이 되는 n^-형 소스 및 드레인 확산 층들(28)이 형성된다, 주입된 비소가 열처리에 의해 활성화된 후, 이산화 실리콘막은 층간 절연막(29)으로서 전체 표면상에 증착된다. n^-형 소스에 도달되는 접촉홀(30) 및 드레인 확산 층들(28)은 제9b도에 도시된 바와 같은 포토리소그래픽 방법 등에 의해 개방된다. 제9c도에 도시된 바와 같이 인 이온들은 접촉홀(36)을 통해서 n^-형 소스 및 드레인 확산 층들(28) 밑의 p^-형 웰 영역(23)으로 주입된다. p^-형 웰(23)의 관련 부분의 불순물 농도는 낮아지고 또한 저농도의 p^-형층(31)은 n^-형 소스 및 드레인 확산 층들(28)밑에 형성된다. 즉, 소스 및 드레인 영역드리 이와 같은 이온 주입에 의해 초기 소스 및 드레인 영역들의 전도형과 동일한 전도형의 또 다른 불순물의 이온 주입을 통해서 기판의 불순물들을 보상함으로써 , 소스 및 드레인 영역들의 효율적인 불순물 농도는 보다 낮아져 접합 용량을 감소시킨다. 또 다르게는 새로운 저 농도 소스 및 드레인 영역들의 밑에 제공된다. 이들 저농도 소스 및 드레인 영역들이 결핍될 때, 이 영역 내에 형성되는 접합 용량은 감소될 수 있다.

그러나 상술된 종래의 기술은 후술되는 바와 같은 문제점을 갖는다.

제 43787호에서 채널 도핑의 영역을 제한하는 포토레지스트 마스킹 공정 및 게이트 전극을 형성하는 포토레지스트 마스킹 공정이 개별적으로 실행된다. 두 포토레지스트 마스킹 공정들 동안 윈도우들의 위치 이동이 실제로 불가피하기 때문에 적합한 위치를 정하기 위해서는 채널 도핑 영역을 제한하는 포토레지스트 마스크의 윈도우 폭이 게이트 전극에 대한 윈도우 폭 보다 넓게 설정 되어야한다. 채널 도핑 영역과 소스 및 드레인 영역들은 이러한 위치 결정이 허용하는 만큼 오버랩 되기 때문에, 이 영역의 접합 용량이 증가되는 문제를 초래한다.

더욱이 제 141778호에 기재된 제조 방법에서, 낮은 용량의 소스 및 드레인 확산층들은 접촉홀 바로 밑의 영역권에서만 얻어질 수 있다. 접촉홀 및 게이트 전극간에 몇몇의 위치 결정이 허용되어야 하기 때문에 폭이 제한받지 않는 접촉홀 형성은 불가능하다. 따라서 소스 및 드레인 영역들의 전체폭에 대해 낮은 용량을 보장하는 것은 불가능하다.

[발명의 요약]

본 발명은 상술된 종래 기술의 문제를 고려하여 제안되었으며, 따라서 본 발명의 목적은 소스 및 드레인에 있어서 감소된 접합 용량을 갖는 반도체 장치를 제공하고 이 반도체 장치를 제조하는 방법을 제공하는 것이다.

이와 같은 목적을 이루기 위해, 본 발명의 반도체 장치 제조 방법은(a)제1 전도형의 100배향의 반도체 기판의 주표면 상에 소자 분리 영역을 선택적으로 공정 단계와, (b)인터비닝(intervening)절연막이 있는 소자 분리 영역에 의해 분리된 영역 상에 게이트 전극을 제공하는 공정 단계 및 (c)마스크로서 게이트 전극을 이용하고 채널링 주입 조건을 발생시키기 위해 소정 각도의 이온 주입으로 소스 및 드레인 영역들 밑의 영역들에 제 2 전도형의 불순물들을 주입하는 공정단계를 포함한다.

본 발명에서, 이온들은 반도체 기판의 100 배향으로부터 약 2。정도 벗어난 각도내에서 주입되는 것이 바람직하다.

본 발명에서, 절연막이 이온 주입에 앞서 소스 및 드레인 영역들 상에 형성되면, 절연막의 두께는 제 2 전도형의 불순물들의 이온 주입 공정 동안 약 3nm이하로 설정된다.

본 발명의 또 다른 양호한 측면에 따르면, 반도체 기판의 온도는 제 2전도 형의 불순물들의 이온 주입 시간에서 약 50℃이하로 설정된다.

본 발명에서, 불순물 원자들은 이온 주입의 채널링 조건을 의도적으로 이용함으로써 필요한 영역들에만 주입된다. 이온 주입 각도, 오버라잉(overlying)게이트 산화물막(차단막)의 두께 및 이온 주입할 때의 반도체 기판의 온도가 주입된 이온들의 채널링 정도를 결정한다.

[본 실시예의 상세한 설명]

본 발명의 양호한 실시예를 첨부한 도면을 참조하여 설명한다.

[실시예 1]

제1a도 내지 제3도는 본 발명의 한 실시예의 제조 방법을 설명하는 각각의 공정 단계에서의 반도체 장치를 도시하는 단면도이다.

우선, 제1a도에 도시된 바와 같이, p^-형 실리콘 기판(1)이 준비된다. 기판의 불순물 농도는 1x10¹⁷cm^-3으로 설정된다. 또한 1x10¹⁷cm^-3의 농도를 갖는 p^-형 웰은 불순물 농도가 1x10¹⁷cm^-3인 기판에 형성될 수 있다.

이 p^-형 실리콘 기판(1)은 100 표면 배향을 갖는다.

다음에, 제1b도에 도시된 바와 같이, 약 250내지 400nm두께의 필드 산화물막(2)은 널리 공지된 LOCOS방법으로 p-형 실리콘 기판(1)의 주표면 상에 형성된다. 약 5내지 12nm두께의 게이트 산화물막(3)이 열산화로 필드 산화물막(2)에 의해 분리되는 영역에 형성된 후, 약 10 내지 20nm두께의 다결정 실리콘 막이 이 영역 위에 증착된다. 이 다결정 실리콘막은 포토리소그래피와 건식 에칭 방법에 의해 패턴닝되어 게이트 전극(4)을 형성시킨다. 게이트 전극(4)을 형성시킨다. 게이트 전극 물질로서 내화성 금속 실리 사이드 또는 폴리사이드가 다결정 실리콘 대신에 사용될 수 있다.

다음에, 약 100내지 200nm의 두께를 갖는 산화물막이 화학 증기 증착(CVD) 방법에 의해 증착된다. 이 산화물막은 건식 에칭 방법에 의해 에칭되어 게이트 전극(4)의 측벽부에서 측벽 산화물막(5)을 제공한다(제1c도 참조).

다음에, 소스 및 드레인 영역들이 형성될 영역에 실리콘이 노출되어도, 인 이온(6)들은 기판 표면과 수직으로, 즉 0도 주입 각도로 그리고 35keV의 에너지 및 3.2 x 10¹²cm^-3의 주입량으로 주입된다(제2a도의 인 이온 주입 영역(7)참조).

다음에, 소스 및 드레인 확산 영역들의 표면은 열적으로 산화되고 비소 이온들은 15keV의 에너지 2 x 10¹⁵cm^-3의 주입량으로 주입된다. 그리고 나서 이 구성체를 약 10초 동안 약 950℃로 열처리하여 소스 및 드레인 확산 충(8)(제2b도 참조)을 얻는다.

다음에, 제 3도에 도시된 바와 같이, 층간 절연막(9)이 형성되어 알루미늄배선(10)은 층간 절연막(9)에 형성된 접촉홀들을 거쳐 접속됨으로써 전계 효과 트랜지스터를 완성한다.

제2a도에 도시된 공정 단계에서, 실리콘 기판에 주입된 이온들의 분포는 주입 각도에 민감하다. 주입 각도가 0도일 때, 이온들은 채널링에 의해 p-형 실리콘 기판(1)으로 깊게 주입된다. 즉, 주입 이온 빔 방향이 예를 들어 반도체 기판의 결정 축과 정합될 때, 소위 채널링 현상이 발생하고 이온들은 프로젝트된 범위 R_p보다 훨씬 깊은 깊이에 도달되는 결정축을 따라 통과한다.

한편, 소자 분리 영역들을 구성하는 필드 산화물막(2)이 비정질이므로, 채널링은 이온 주입 동안 발생되지 않는다. 게이트 전극이 다결정 실리콘으로 형성되기 때문에 결정축은 이온 주입 각도로부터 큰 정도로 벗어나고 채널링은 이온 주입 동안 발생되지 않는다.

그러므로, 채널링을 이용하여, 불순물들은 소스 및 드레인 확산 층들(8)밑에 깊게 도핑되어 영역들(7)을 형성하는데, 이 영역들은 소스 및 드레인 확산 층들의 바닥 부분과 접촉하는 한 측면을 갖는다. 불순물들이 도핑되지 않는 영역들에서 채널링이 발생되지 않기 때문에, 이와 같은 영역들은 도핑되지 않는다. 이 매카니즘으로 인해, 기판의 불순물들은 소스 및 드레인 확산 층들(8)밑의 영역들에서만 인에 의해 보상되어 기판의 효율적인 캐리어 농도를 감소시킨다.

이 실시예의 조건하에서, 기판의 효율적인 캐리어 농도는 2 x 10¹⁶cm^-3으로 감소되고 소스 및 드레인 확산 층들의 접합 용량은 이에 따라 감소될 수 있다.

게다가, 주입된 이온들은 채널링이 발생될 때 횡 방향으로 과도하게 분산되지 않기 때문에, 인 이온들은 트랜지스터의 채널 영역으로 거의 결합되지 않는다. 그러므로, 트랜지스터의 임계 전압 및 쇼트 채널 효과 같은 전기 특성들에 어떠한 변화들도 발생되지 않는다.

본 발명의 여러 측면들 중 하나는 기판에서 저 캐리어 농도를 얻는 이온 주입공정의 게이트 전극에 관한 자기 정렬된 형태로 실행된다는 것이다. 그러므로, 장치 성능은 종래 기술과 관계하여 설명한 위치와 허용도로 인해 저하된다.

이제 주입 각도, 차폐 산화물막 두께, 기판온도의 효과들을 논의한다. 이온들을, 이온 주입 에너지를 증가시키기만 함으로써 가판으로 이온들을 도입시키려는 시도는 이온들이 게이트 전극을 뚫고 나감으로써 필드 산화물막이 트랜지스터의 전기 특성을 악화시킬 뿐만 아니라 채널 내측의 불순물 분포가 이온 주입 동안 소스 및 드레인 측으로부터 채널 측으로 분산된 이온들로 변경된다는 문제점들과 부닥치게 된다.

그러므로, 상술된 바와 같은 본 발명의 효과를 실현하는 관점에서, 이온 주입 시간에 채널링을 발생시키고 깊이 방향으로 가능한 한 평탄한 불순물 분포를 얻을 필요가 있다.

예를 들어, 급작스런 접합(스테어 - 케이스(stair - case)접합)의 결핍층 폭은 110¹⁷cm^-3의 기판 농도에 대해 약 0.2범위이므로 불순물 농도의 변동은 약 0.2의 범위 내에서 110¹⁶cm^-3이하로 유지되어야 한다. 만일 그렇지 않으면, 역전도형의 불순물로 전도형의 불순물을 보상하는 공정은 효율적으로 이루어지지 않을 것이다.

제4도는 이온 주입 각도에 따른, 주입된 불순물의 분포를 도시한다. 상기 도면에 도시된 바와 같이, 이온 주입 각도가 실제로 2。이하로 유지되지 않으면, 원하는 채널링이 발생하지 않는다는 것을 알 수 있다.

제5도는 주입된 불순물 분포의 차폐 산화물막 두께 의존성을 도시한 것이다. 제5도를 참조하면, 차폐 산화물막의 두께가 실제로 3nm이하로 설정되지 않으면, 원하는 채널링은 발생되지 않는다. 여기서, 차폐 산화물막은 예컨대 이온 주입 공정동안 이온 주입장치의 진공실로부터 금속 원자들에 의해 오염되는 것을 방지하도록 제공된다. 차폐 산화물막은 실리콘 산화물막을 소스 및 드레인 영역들 상에 증착시킴으로써 형성되어 이온 주입 후에 에칭함으로써 제거된다. 제2a도는 도시된 공정에서, 차폐 산화물막은 제공되지 않고 인 이온들이 실리콘 기판 표면에 직접 주입된다는 것을 알 수 있다.

제6도는 주입동안 기판 온도에 따른 주입된 불순물 분포의 의존성을 도시한 것이다. 본 발명의 효과는 기판 온도를 약 -50。로 설정함으로써 더욱 향상될 수 있다.

이러한 실시 예에서, n^-채널 트랜지스터가 예시되어 있지만 물론 본 발명은 적절히 변경함으로써 p^-채널 트랜지스터에 적용시킬 수 있다. 또한, 이 실시예에서, 불순물 원자들이 이와 같은 소스 및 드레인 확산 층들의 형성에 앞서 소스 및 드레인 확산 층들이 되는 영역 밑의 영역으로 이온들을 주입함으로써 도핑되는 공정의 예가 설명된다. 그런, 불순물 이온들은 소스 및 드레인 확산 층들이 형성된 이후 동일한 영역에 주입될 수 있다.

[실시예 2]

본 발명의 제 2실시예에 따라서, 제 2b도의 인 주입된 영역(7)으로서 n^-형 영역을 형성하는 일 예를 설명한다.

이 경우에, 주입될 인 이온들의 양은 제 1실시예의 양에서 3.5 x 10¹²cm^-2으로 실제로 변경된다. 영역(7)은 저농도 소스 및 드레인 확산 충들로서 기능 한다. 결핍층 폭이 통상적인 바이어스 조건들 하에서 실제로 크게 되기 때문에, 소스 및 드레인 확산 층들은 낮은 용량을 갖는다.

이 실시예의 MIS형 FET는 널리 공지된 더블 확산 드레인(DDD)구조(예를 들어 An As-p(n⁺-n^-) Double Diffused Drain MOSFET for VLSI's, E. Takeda et al. IEEE Trans. Electron. Devices Vol. ED-30, pp 652 - 657, Jun 1983참조) 또는 얇게 도핑된 드레인(LDD)구조 (예를 들어, Design and Characteristics of the Lighly Doped Drain - Soure(LDD) Insulated Gate Field Effect Transistor, S.Ogura et al., IEEE Trans. Electron. Devices Vol. ED-27, pp 1359- 1367, Aug. 1980참조)를 갖는 트랜지스터들과 상당한 차이가 있다.

주입된 인의 효과에 한 가지 차이가 있다. 깊게 주입된 이온으로 인해, DDD 또는 LDD구조의 트랜지스터들은 접합 항복 전압을 증가시키고 핫 캐리어 효과들에 대한 저항을 개선시킨다. 다른 한편, 본 실시예에서, 이온 주입된 인 인 이온들이 채널 영역으로 침입하지 않기 때문에 트랜지스터들의 전기 특성에 거의 영향을 미치지 않는다. 소스/드레인 대 기판 접합 용량의 크기면에서 또 다른 차이가 있다. 통상의 DDD구조에서, 높은 n-형 불순물 농도 소스 또는 드레인 영역은 비교적 낮은 n^-형 불순물 농도 영역에 의해 둘러 쌓여 소스 대 드레인 접합 항복 전압을 증가시킨다. 기판의 불순물 농도가 10¹⁶범위에서 1 x 10¹⁷cm^-3다 다소 낮고 둘러 쌓인 하부 n^-형 영역의 불순물 농도가 10¹⁷내지 10¹⁸cm^-3정도(기판 보다 여전히 훨씬 높음)이기 때문에, 하부 n^-형 영역 및 기판간에 생성된 접합 용량은 크다. 전형적 LDD구조의 경우에, 기판의 불순물 농도는 또한 10¹⁶범위이며, 접합 용량에 주로 영향을 주는 매우 높은 농도의 n^-형 소스 및 드레인 영역의 불순물 농도는 10¹⁶내지 10²⁰cm^-3이다.

그러므로, LDD트랜지스터의 경우에,, 생성된 접합 용량은 DDD트랜지스터 보다 더 크다. 그러나 본 발명에서, 불순물 이온들이 채널링 주입 기술을 이용하여 기판에 주입되기 때문에 2 x 10¹⁶cm^-3만큼 낮은 효율적인 기판 불순물 농도가 성취된다.

그러므로, 이 기판과 소스 및 드레인 확산 영역들간에 생성된 접합 용량은 DDD또는 LDD트랜지스터들 보다 상당히 작게 될 수 있다.

상술된 바와 같이, 본 발명의 반도체 장치를 제조하는 방법은 소스 및 드레인 바로 밑의 영역의 기판 캐리어 농도가 이온 주입을 위해 채널링을 의도적으로 활용함으로써 제어되어 소스 및 드레인 접합부들 결핍층 폭이 넓게 되어 집합

용량을 감소시키는 것이다. 이들 공정들은 게이트 전극에 자기 -정렬되어 실행되어 공정 단계들의 수를 증가시키는 것뿐만 아니라 마스크의 위치 결정에 대한 정확도에 있어서의 어떠한 문제점도 가지지 않는다.

Claims (32)

1. 반도체 장치 제조 방법에 있어서, 제1전도형이며 100표면 배향인 반도체 기판의 주표면 상에 소자 분리 영역을 선택적으로 형성하는 단계와, 상기 주표면의 상기 소자 분리 영역 이외의 표면 영역 위에 게이트 전극을 형성하는 단계로서, 상기 게이트 전극은 상기 주표면간에 삽입되는 절연막을 갖는 상기 게이트 전극 형성 단계와, 상기 게이트 전극은 소스 및 드레인 영역간에 있으며, 상기 주표면의 상기 소자 분리 영역 이외의 상기 표면 영역에 소스 영역 및 드레인 영역을 형성하는 단계와, 상기 게이트 전극을 마스크로서 이용하여 상기 소스 영역 밑의 영역과 상기 드레인 영역 밑의 영역에 제 2전도형의 불순물 이온들을 주입하는 단계로서, 상기 주입 단계는 사익 반도체 기판에 이온 채널링을 생성시킬 수 있는 각도로 상기 주표면에 대해 실행되는 반도체 장치 제조방법.
2. 제1항에 있어서, 상기 각도는 상기 주표면의 법선으로부터 실질적으로 2。이하인 반도체 장치 제조방법
3. 제1항에 있어서, 상기 불순물 이온 주입 단계는 상기 소스 영역 및 상기 드레인 영역을 형성하는 상기 단계에 앞서 실행되는 반도체 장치 제조방법.
4. 제1항에 있어서, 상기 각도는 상기 주표면의 법선으로부터 실질적으로 2。이하이며, 상기 불순물 이온 주입 단계는 상기 소스 영역 및 상기 드레인 영역을 형성하는 상기 단계에 앞서 실행되는 반도체 장치 제조 방법.
5. 제1항에 있어서, 상기 불순물 이온 주입 단계는 상기 소스 영역 및 상기 드레인 영역을 형성하는 단계 반도체 장치 제조방법.
6. 제1항에 있어서, 상기 각도는 상기 주표면의 법선으로부터 실질적으로 2。이하이며, 상기 불순물 이온 주입 단계는 상기 소스 영역 및 상기 드레인 영역을 형성하는 상기 단계 이후에 실행되는 반도체 장치 제조방법.
7. 제1항에 있어서, 상기 주입동안 상기 소스영역 및 상기 드레인 영역상에 절연막이 제공되고 상기 절연막은 실질적으로 3nm이하의 두께인 반도체 장치 제조방법.
8. 제1항에 있어서, 상기 각도는 상기 주표면의 법선으로부터 실질적으로 2。이하이며, 상기 주입 동안 상기 소스 영역 및 상기 드레인 영역 상세 절연막이 제공되고 상기 절연막은 실질적으로 3nm이하의 두께인 반도체 장치 제조방법.
9. 제1항에 있어서, 상기 불순물 이온 주입 단계는 상기 소스 영역 및 상기 드레인 영역을 형성하는 상기 단계에 앞서 실행되며, 상기 주입 동안 절연막이 상기 소 영역 및 상기 드레인 영역이 될 영역 상에 제공되고 상기 절연막은 실질적으로 3nm이하의 두께를 갖는 반도체 장치 제조 방법.
10. 제1항에 있어서, 상기 각도는 사익 주표면의 법선으로부터 실질적으로 2。이하이며, 상기 불순물 이온 주입 단계는 상기 소스 영역 및 상기 드레인 영역을 형성하는 단계에 앞서 실행되며, 상기 주입동안 상기 소스 영역 및 상기 드레인 영역이 될 영역 상에 절연막이 제공되고 상기 절연막은 실질적으로 3nm 이하의 두께인 반도체 장치 제조 방법.
11. 제1항에 있어서, 상기 주입은 상기 소스 영역 및 상기 드레인 영역상에 절연막 없이 실행되는 반도체 장치 제조 방법.
12. 제1항에 있어서, 상기 각도는 상기 주표면의 법선으로부터 실질적으로 2。이하이고 상기 주입은 상기 소스영역 및 상기 드레인 영역상에 절연막 없이 실행되는 반도체 장치 제조방법.
13. 제1항에 있어서, 상기 반도체 기판 온도는 상기 주입 동안 -50℃ 설정되는 반도체 장치 제조 방법.
14. 반도체 장치 제조 방법에 있어서, 제 1전도형이며 100표면 배향인 반도체 기판의 주표면 상에 소자 분리 영역을 선택적으로 형성하는 단계와, 상기 주표면의 상기 소자 분리 영역 이외의 표면 영역위에 게이트 전극을 형성하는 단계로서, 상기 게이트 전극은 상기 주표면간에 삽입되는 절연막을 갖는 게이트 전극 형성 단계와, 상기 게이트 전극은 소스 영역 및 드레인 영역간에 있으며, 상기 주표면의 상기 소자 분리 영역 이외의 상기 표면 영역에 상기 소스 영역 및 드레인 영역을 형성하는 단계와, 상기 게이트 전극을 마스크로서 이용하여 상기 소스 영역 및의 영역 밑 상기 드레인 영역 밑의 영역에 제 2전도형의 불순물 이온을 주입하는 단계를 포함함으로써, 상기 소스 영역 밑의 상기 영역 및 상기 드레인 영역 밑의 영역에서 상기 제 1전도형의 불순물들을 보상하여 상기 제 1 전도형의 유효 캐리어 농도를 감소시키며, 상기 주입은 상기 반도체 기판에서 이온 채널링을 발생시킬 수 있는 각도로 상기 주표면에 대해 실행되는 반도체 장치 제조 방법.
15. 제14항에 있어서, 상기 각도는 상기 주표면의 법선으로부터 실질적으로 2。이하인 반도체 장치 제조방법.
16. 제14항에 있어서, 절연막이 상기 주입 동안 상기 소스 영역 및 상기 드레인 영역 상에 제공되고 상기 절연막은 실질적으로 3nm이하의 두께인 반도체 장치 제조방법.
17. 제14항에 있어서, 상기 각도는 상기 주표면의 법선으로부터 실질적으로 2。이하이고 절연막이 상기 주입동안 상기 소스 영역 및 상기 드레인 영역상에 제공되고 상기 절연막은 실질적으로 3nm이하의 두께인 반도체 장치 제조 방법.
18. 제14항에 있어서, 상기 반도체 기판의 온도는 상기 주입 단계동안 -50℃이하로 설정되는 반도체 장치 제조 방법.
19. 반도체 장치 제조 방법에 있어서, 제1전도형이며, 100표면 배향인 반도체 기판의 주표면 상에 소자 분리 영역을 선택적으로 형성하는 단계와,

    상기 주표면 상의 상기 소자 분리 영역 이외의 표면 영역 위에 게이트 전극을 형성하는 단계로서, 상기 게이트 전극은 상기 주표면간에 삽입되는 절연막을 갖는 상기 게이트 전극 형성 단계와, 상기 게이트 전극은 소스 및 드레인 영역간에 있으며, 상기 주표면의 상기 소자 분리 영역 이외의 상기 표면 영역에 상기 소스 및 드레인 영역을 형성하는 단계와, 상기 게이트 전극을 마스크로서 이용하여 상기 소스 영역 밑의 영역 및 상기 드레인 영역 밑의 영역에 제 2전도형의 불순물 이온을 주입하는 단계를 포함함으로써 상기 소스 및 드레인 영역 밑에 상기 제 2전도형의 영역을 형성하며, 상기 주입은 상기 반도체 기판에서 이온 채널링을 발생시킬 수 있는 각도록 상기 주표면에 대해 실행되는 반도체 장치 제조 방법.
20. 제19항에 있어서, 상기 각도는 상기 주표면의 법선으로부터 실질적으로서 2이하인 반도체 장치 제조 방법.
21. 제19항에 있어서, 절연막이 상기 주입 동안 상기 소스 영역 및 상기 드레인 영역상에 제공되고 상기 절연막은 실질적으로 3nm이하의 두께인 반도체 장치 제조 방법.
22. 제19항에 있어서, 상기 각도는 상기 주표면의 법선으로부터 실질적으로 2。이하이며, 절연막이 상기 주입 동안 상기 소스 영역 및 상기 드레인 영역 상에 제공되고 상기 절연막은 실질적으로 3nm이하의 두께엔 반도체 장치 제조 방법
23. 제19항에 있어서, 상기 반도체 기판의 온도는 상기 주입 단계동안 -50℃이하로 설정되는 반도체 장치 제조 방법.
24. 제1항에 있어서, 상기 반도체 기판은 상기 제 2전도형의 반도체 재료 상에 형성되는 상기 제 1전도형의 웰 영역인 반도체 장치 제조 방법
25. 반도체 장치 제조 방법에 있어서, 제 1캐리어 농도를 갖는 제 1전도형의 기판 상에 게이트 전극을 형성하는 단계와, 제1전도형을 유지하며 제2 캐리어 농도를 갖는 상기 기판의 제 1영역을 생성시키는 농도로 상기 게이트 전극을 마스크로서 이용하여 상기 제 1 전도형에 반대인 제 2전도형의 제 1불순물 이온들을 상기 기판에 주입하는 단계와. 상기 제 1영역 위에 놓이며 상기 제 2전도형을 갖는 상기 기판의 제 2영역을 생성시키는 농도는 상기 게이트 전극을 상기 마스크로서 이용하여 상기 기판에 제 2전도형의 제 2불순물 이온들을 주입하는 단계를 구비하며, 상기 제 1캐리어 농도는 상기 제 2캐리어 농도 보다 더 높은 반도체 장치 제조 방법.
26. 25항에 있어서, 상기 제 1 불순물 이온들 및 상기 제 2불순물 이온들은 다른 화학 종인 반도체 장치 제조 방법.
27. 제26항에 있어서, 상기 제 1불순물 이온들은 인 이온들이며 상기 제 2불순물 이온들은 비소 이온들인 반도체 장치 제조 방법.
28. 제26항에 있어서, 상기 기판은 100표면 배향인 반도체 장치 제조 방법.
29. 제25항에 있어서, 제 1불순물 이온들 주입 단계는 상기 기판의 주표면에 대해 소정 각도로 실행되는 반도체 장치 제조 방법.
30. 제29항에 있어서, 상기 각도는 상기 주표면에 수직인 평면으로부터 약 2。이하인 반도체 장치 제조 방법.
31. 제 25항에 있어서, 상기 제1영역의 형성에 앞서 기판의 표면 상에 절연막을 형성하는 단계를 더 포함하며, 상기 절연막은 약 3nm 이하의 두께를 갖는 반도체 장치 제조 방법.
32. 제25항에 있어서, 상기 기판은 제 1불순물 이온들을 주입하는 상기 단계 약 -50℃의 온도로 유지되는 반도체 장치 제조 방법.