JPH11502675A - 絶縁体上の半導体からなる複合基板の製造方法 - Google Patents

絶縁体上の半導体からなる複合基板の製造方法

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Abstract

(57)【要約】 ＬＯＣＯＳ分離を用いる絶縁体上のシリコンにおけるチャネルストップ用の改善された方法および構造が開示されている。本発明の利点は、減少されたイオンドーズ量、減少された処理時間、小さなΔＷ特性を有し、従って、小さなトランジスタサイズを可能にし、ＭＯＳＦＥＴのエッジに関しより正確なプロセス制御ができる。プロセスは、広い範囲のトランジスタ設計能力および改善されたトランジスタの動作パラメータを可能にする。

Description

【発明の詳細な説明】 絶縁体上の半導体からなる複合基板の製造方法 発明の背景 本発明は、例えばサファイア上のシリコン（silicon-on-sapphire: SOS）のよ うな絶縁体上の半導体からなる複合基板の製造方法、特にサファイア上のシリコ ンまたは他の絶縁体上のシリコン材料に設けられた集積回路にトランジスタを製 造するための方法および構造に関する。 シリコンの選択的酸化分離（絶縁）技術(LOCal Oxidation of Silicon: LOCOS )は、現在の絶縁体上のシリコン(silicon-on-insulator: SOI)技術に最も一般に 用いられる分離技術である。ロコス分離および他の従来の分離技術の目的は、イ オン注入と熱酸化技術の組み合わせを用いて、互いに反対極のトランジスタを分 離することである。ロコスプロセスは、ＳＯＩ技術における相補型金属酸化シリ コン（ＣＭＯＳ）を分離するために一般に用いられる。しかし、従来のロコス分 離方法を用いて互いにトランジスタを含むアクティブ（活性の）シリコンアイラ ンドを分離する結果、注入されたイオン（一般には、ホウ素）がトランジスタの エッジ或いはコーナーを越えて拡散する可能性があり、これらの過剰なイオンは トランジスタの性能を不必要に低下させる。 窒化物の膜のエッジにおける固有なストレスは、基板上に作用する水平な力を 生じる。ある状況の下で、このストレスは、シリコンにおける狂いの発生に対す る臨界ストレスを越え、従って、製造上の欠陥の原因になる。パッド酸化物の層 はストレスに抗し、狂いの発生を避けるために用いられる。このパッド酸化物の 層は窒化物においてシリコンへ伝達される力を減少する。 ＳＯＩ技術における従来のロコス分離技術のためのプロセスの例が、図４Ａ− ４Ｃに示されている。アクティブな領域が標準的なホトリソグラフィで画定され る。レジストパターンは、アクティブデバイスが形成されるシリコンの全ての面 を保護するために通常用いられる。窒化物の層がドライエッチ（ドライエッチン グ）され、パッド酸化物がドライ、或いはウェットの化学的プロセスの何れかに よりエッチされる。このパッド酸化物がエッチされた後、レジストは除去される ことなく、チャネルストップの注入ステップの間、マスク層としてむしろその場 所に残される。追加的なマスクが、例えば、図４Ｂに示されるようにホウ素を必 要としない領域にわたってホウ素の注入を阻止するために必要である。 次に、フィールド酸化物の下にチャネルストップのドーピング層を作るために 選択されたフィールド領域にイオン注入が行われる。ＮチャネルＭＯＳ（ＮＭＯ Ｓ）トランジスタにおいて、ホウ素のＰ+注入が用いられる。ＰチャネルＭＯＳ （ＰＭＯＳ）トランジスタにおいて、ヒ素或いはリンのＮ+注入が利用される。 チャネルストップの注入が終わった後、マスクレジストは取り除かれる。 イオン注入および酸化後のアクティブなＮチャネル領域へのホウ素の移動は、 ΔＷ特性と呼ばれる。ホウ素のドーズ量要求における増加は、ホウ素の実質的な 横の拡散を示す、大きなΔＷ特性を生じる。トランジスタが大きなΔＷ特性を伴 って機能するために、トランジスタ内に存在するホウ素の増加量に対して補償す るように著しく大きな面積を伴って設計される。トランジスタのサイズを増大す ることは、極端に動作速度を減少し、チップ当たりのコストを増加するという欠 点を有する。更に、大きなトランジスタを伴なう非常に大規模な集積化（ＶＬＳ Ｉ）技術は実現可能でない。 アクティブなシリコンアイランドを分離する従来の方法の他の欠点は、シリコ ン層の厚さが酸化物の層を成長するのに必要な時間と温度を決めることである。 しかし、この時間と温度の特性は、ＭＯＳＦＥＴをとおして、エッジへ注入され たホウ素を移動するために必要な同じ時間と温度のパランメータでないことであ る。結果的に、２つの、それぞれのセットの時間と温度の特性は互いに影響する 。 従って、エッジのトランジスタリークを制御するため、およびトランジスタの 性能を増進するために、必要とされることは改良されたプロセス条件である。も し、横への、ホウ素の拡散が処理中にトランジスタのエッジに生ぜず、それによ り、ホウ素のドーズ量を少なくするならば、それは現在のSOI LOCOS の分離プロ セスにとって著しい利点である。ホウ素のドーズ量の増加に伴って、ΔＷは、小 さくなり、最終的に、良好なトランジスタの動作特性を生成する。更に、トラン ジスタのサイズも有利に減少させることができる。 制御するばかりでなく、実質的にエッジトランジスタのリークを防ぐ分離プロ セスを実現することは、代表的なＳＯＩ技術にとって非常に有利である。即ち、 トランジスタへのホウ素の横の拡散を実質的に防ぐことは、従来のSOI LOCOS プ ロセスにとって非常に有利である。これは、プロセスが少ないホウ素のドーズ量 を用い、依然として所望のトランジスタ性能を得ることを可能にする。 従って、必要なことは、横への拡散を減少し、あるいは除く最小の、ホウ素ド ーズ量を有する改善された分離プロセスである。ホウ素のドーズ量を減少するこ とは、ΔＷを減少し、最終的に良好なトランジスタ特性を生成する。このような 改善された分離プロセスは、製造プロセスの時間を減少し、製造を簡単にして、 それにより高い歩留りを得る。 発明の概要 従来のSOI LOCOS 分離中に、上述のホウ素のエッジ拡散の欠点を克服するため に、本発明の特徴は、サファイア上の超薄膜シリコン形成技術において、或いは 他の、絶縁体上のシリコン形成技術において、エッジトランジスタのリークを制 御するためのプロセス条件および構造を示す。更に、本発明の１つの特徴は、酸 化がイオン注入前に行われるプロセス条件を示し、それによりホウ素のドーズ量 を減少する。これは、小さなΔＷ特性を有利に生じ、それによりトランジスタの サイズを減少する。これは、従来の分離方法を用いて現在可能であるより広範な トランジスタ設計の可能性を高める。 図面の簡単な説明 図１Ａ−１Ｅは、サファイア上のエピタキシャルシリコンウェハをサファイア 上の実質的に純粋なシリコンウェハへ変換する方法におけるステップを示す。 図２Ａ−２Ｅは、ＭＯＳＦＥＴおよびサファイア上の実質的に純粋なシリコン 材料にＭＯＳＦＥＴを作るために用いられた製造ステップを示す。 図３Ａ−３Ｃは、側壁スペーサ、軽くドープされたドレイン、および自己整合 されたシリサイドを図２Ａ−２Ｅのデバイスに追加するためのプロセスを示す。 図４Ａ−４Ｃは、代表的なSOI LOCOS のプロセスフローを示す。 図５Ａ−５Ｃは、本発明によるサファイア上の超薄膜シリコン、或いは他のＳ ＯＩ技術のためのＬＯＣＯＳのプロセスフローを示す。 図６は、大きなΔＷを示す、図４Ａ−４ＣのSOI LOCOS のプロセスによって製 造されたＮチャネルＭＯＳＦＥＴの断面図を示す。 図７は、本発明の特徴による著しく小さなΔＷ特性を示す、サファイア上の超 薄膜シリコンか、或いはＳＯＩの他の形状の何れかにおいて、図５Ａ−５ＣのＬ ＯＣＯＳプロセスによって作られたＮチャネルＭＯＳＦＥＴの断面図を示す。 図８は、従来のＬＯＣＯＳ技術の代表的な大きなΔＷを有する、サファイア上 の超薄膜シリコンのＮチャネルＭＯＳＦＥＴに対するＩ−Ｖプロットの一群を示 す。 図９は、本発明の特徴によって作られた著しく小さなΔＷを有する、サファイ ア上の超薄膜シリコンのＮチャネルＭＯＳＦＥＴに対するＩ−Ｖプロットの一群 を示す。 実施の形態 本発明は、図面を参照して説明される。同じ参照番号は図面に示された同じ、 或いは類似の領域を示す。以下の記載はこの分野の通常の知識を有するもの（当 業者）が本発明を作り、また使用することができるように表されている。特定の 応用の記載は、例としてのみ与えられる。好適な実施形態に対するいろいろな変 更は当業者に容易に明らかでり、ここで定義された一般的な原理は、本発明の精 神および範囲から逸脱することなく、他の実施形態および応用に適用されること ができる。従って、本発明は、示された実施形態に限定されることを意図するも のでなく、ここに開示された原理、および特徴と矛盾しない最も広い範囲に一致 されるべきである。 本発明の特徴は、絶縁体上の半導体デバイスおよびこのデバイスを作る方法に おいて、横への拡散およびエッジトランジスタのリークを制御するための方法お よび構造を含む。本発明の特徴は、図面を参照して説明される。図面において、 同じ参照番号は、同じ或いは類似の領域に及ぶ。 本発明による、絶縁体上の半導体のプロセスまたはデバイスは、絶縁のサファ イア基板上に設けられた超薄膜の真性シリコンを用い、このシリコン膜は荷電状 態の極端に低い濃度を有している。理想的には、真性シリコンは、シリコン薄膜 内か、或いはシリコンとサファイア間の境界面の何れかに、ドーパント原子或い は電気的にアクティブな状態を含まない。全ての電荷状態およびドーパント原子 の完全な除去は容易ではないが、僅かな量は、適用によって定められるトレラン ス範囲ないでは許される。例えば、もし、スレッショルド電圧がδボルトの精度 にセットされるならば、シリコン膜における全電荷は、Ｃoxを単位面積当たりの ゲート酸化物のキャパシタンスとした場合、約δ／Ｃox以下であるべきである。 他のトレランスは同様に決められる。例えば、もし、スレッショルド電圧が金属 の仕事関数によって決められる所望の値であるΔＶl＝５０ｍＶ（０.０５Ｖ）内 に正確でなければならず、そして５ｎｍ厚さのＳｉ2絶縁層がゲート絶縁体であ るならば、構造における固定された電荷ΔＮの全数（即ち、ドーパント電荷＋バ ンドギャップ状態＋境界面の状態＋絶縁体における固定された電荷）は、ｑが電 子の電荷である場合、ΔＶtＣox／ｑより小さくなければならない。従って、こ の例において、ΔＮは、殆ど電流デバイスに特有である、約２×１０11cm2より 小さくなければならない。しかし、ある応用では、厳しいスレッショルド電圧の 制御を必要とし、それによりシリコン膜における全体の許容できる固定された電 荷は、約３×１０11cm2より小さく、一方他の応用では、５×１０11cm2程度まで 全体の許容できる固定された電荷を許容することができることを要求する。 図１Ａに示されるように、サファイア上のシリコンウェハ１１を形成するため に、２７０ｎｍの厚さの真性シリコン膜２２がエピタキシャル堆積によってサフ ァイア基板１２上に堆積される。エピタキシャル堆積の後、シリコン膜２２は、 ツイン欠陥１４および電気的にアクティブな状態１６の濃度を含む。シリコン膜 ２２の厚さは、標準プロセスを用いるエピタキシャル堆積プロセス中に制御され る。 図１Ｂを参照すると、シリコンイオン２０の１８５ｋｅＶのビームが、約６× １０14cm2のドーズ量までシリコン膜に注入され、従って、サブ表面のアモルフ ァス領域２２Ａを形成し、表面の単結晶シリコン領域２２Ｓを残す。アモルファ ス領域２２Ａがサファイア基板１２とシリコン膜２２間に形成される境界面１８ からシリコン膜の所望の最終厚さより大きい厚さまでシリコン膜２２へ伸びるよ うに、このエネルギーおよびシリコンイオン２０のビームのドーズ量が選択され る。この実施形態において、アモルファス領域２２Ａは、約２００ｎｍの厚さで ある。 ２７０ｎｍの厚さの真性シリコン膜２２におけるアモルファス領域２２Ａは、 シリコン膜２２を一定の温度、即ち約０℃以下に維持しながら、１８５ｋｅＶの エネルギーを有するＳｉイオンビームで６×１０14cm2のドーズ量に注入するこ とによって作られる。このプロセスは、アルミニウム原子がサファイア基板１２ からシリコン膜２２まで開放されることなく、層２２Ａを均一に非晶質化するこ とが見出された。他の者は、注入の間に冷却されたヒートシンク上にそれを置く ことによって基板を冷却することを報告したが、注入の間にシリコン膜２２の温 度に対して誰も注意を払わなかったし、彼らはシリコン膜を均一に冷却するとい う問題を適切に解決しなかった。 以前の冷却技術は、冷却されたシートシンクに接触してサファイア基板１２を 置くためのいろいろな技術を含んでいる。サファイア基板とヒートシンク間の接 触は、サファイアとヒートシング間に介在された熱ペースト層を使用すること； ヒートシンクにより均一な接触を与えるためにサファイア上にインジウムの層を 堆積すること；ヒートシンクとの接触を増大するためにサファイアの表面を磨く こと等のいろいろな方法において達成される。しかし、これらの技術は、他の問 題を生じ、欠陥、ドーパント及び荷電状態のないシリコン膜を形成するためには 適当でないことがわかった。これらの技術の共通の欠点は、サファイアとヒート シンク間の熱接触がサファイアの全表面にわたって均一であることを確実にする ことが非常に困難であることである。不均一な接触は、部分的な自己アニーリン グによる均一にアモルファスでないアモルファス層２２Ａを形成する上に横たわ っているシリコン膜２２内で均一な温度を生じない。もし、シリコン膜２２が高 い温度に保たれると、ドーズ量および／またはエネルギーは、層２２Ａの非晶質 化を確実にするために、増加されなければならない。もし、シリコン膜２２の温 度が非常に高温に保たれるか、全然制御されないならば、イオン注入は基板温度 を上昇させ、それにより、アルミニウムがサファイア１２からシリコン２２へ拡 散するレベルへ層２２Ａを非晶質化するために必要な要求ドーズ量および／また はエネルギーを増加する。本発明は、シリコン層２２が所定の温度、あるいはそ れより低く保たれることを保証するために、冷却ガスの流れでサファイアを冷却 することによって、またガス流および／またはガスの温度を調節することによっ て、これらの欠点を克服する。上に引用したドーズ量およびエネルギーに対して 、基板１２は、シリコン膜２２の表面を好ましくは約０℃より低く保つ温度まで 冷却される。これらの目的を達成するための１つの形態は、図１Ｂに示される。 図１Ｂにおいて、ＳＯＳウェハ１１は、サファイア基板１２と支持構造１７間 にチャンバ２１を形成するように、例えば、支持構造１７とＳＯＳウェハ１１間 にＯリングを配置することによって、支持構造１７上に配置される。冷却された ガスはチャンバ２１をとおして循環され、基板１２を冷却する。ガスは基板１２ の全面積に同じ熱の接触をするので、均一な冷却が保証される。ガスは入口２３ をとおしてチャンバ２１に入り、出口２５をとおしてチャンバを出る。 シリコンイオンの注入によるアモスファス領域の形成後に、ＳＯＳウエハ１１ は、不活性環境（例えば、窒素）において約５５０℃で熱アニールステップに曝 され、アモルファス領域２２Ａを介して下方へ向かう単結晶シリコン領域２２Ｓ の表面から境界面１８へ固体相のエピタキシャルの再成長を行う。従って、アモ ルファス領域２２Ａは単一の結晶領域２６として再成長される。単結晶シリコン 領域２２Ｓから境界面１８への再成長の方向は、図１Ｃにおける矢印２５によっ て示される。この固体相のエピタキシャルの再成長が完了すると、アニール温度 は、全ての、残っている欠陥あるいは状態を除去するために、不活性環境（例え ば、窒素）において約９００−９５０℃へ増加され、それにより、アモルファス 領域２２Ａ（図１Ｂ）をツイン１４およびバンドギャップ状態１６（図１Ａ）の ない実質的に純粋の単一結晶領域２６（図１Ｃ）へ変換する。 図１Ｄに示されるように、約３６０ｎｍの厚さを有するシリコン酸化物の領域 ３０は、アニーリングシステムにおいて窒素から酸化する環境（例えば、蒸気或 いは酸素）へ環境ガスを換えることによって単結晶シリコン領域２２Ｓにおいて 成長れる。二酸化シリコン領域３０は、シリコン膜２２の表面領域２２Ｓに残っ ている全てのツイン１４およびバンドギャップ状態１６を消費するのに充分な厚 さである。二酸化シリコン領域３０は、サファイア基板１２に直接接触している 実質的に純粋なシリコン２８（例えば、実質的に欠陥およびバンドギャップ状態 を含まない）の約１１０ｎｍ厚さの領域を残すのに充分な厚さである。 図１Ｅを参照すると、二酸化シリコン膜３０はサファイア基板１２上に約１１ ０ｎｍ厚さの実質的に純粋なシリコン膜２８を生じるように除去（エッチング） される。従って、図１Ｃを参照すると、シリコン膜の上方部分にあるツイン１４ および状態１６は二酸化シリコン膜３０を形成し、それをエッチングすることに よって除かれる。二酸化シリコン膜３０の除去は、もし、それがマスキング或い は他の目的を果たすならば、遅らせることもできる。サファイア基板１２上の実 質的に純粋のシリコン膜２８はＭＯＳＦＥＴの製造に適している。 本発明の上記のプロセスは実質的に純粋な超薄膜２８を有利に生成し、１つの 注入サイクルと１つのアニールサイクルを用いることによって、処理コストと複 雑さを減少する。 完全にデプリートされたＭＯＳＦＥＴの設計および製造は、図２と図３を参照 して説明される。以下に記載した実施形態において、全てのＭＯＳＦＥＴの処理 ステップは、チャネル領域におけるシリコンの純度を維持するために、約９５０ ℃より低い温度に限定されるのが好ましい。更に、非酸化状態において行われる 全てのアニールは約９５０℃より低い温度で行われる。 ＭＯＳＦＥＴの１つの実施形態において、シリコン相２８における分離された Ｎ型とＰ型の領域の形成は、“シリコンの選択酸化技術”（ＬＯＣＯＳ）と呼ば れるプロセスを用いて達成される。別段の記載がない限り、以下に記載されたと 同じ、或いは機能的に類似の結果を生じる他の標準的な半導体処理ステップがあ ることが理解されるべきである。これらの代替技術の置換は、それがシリコン層 ２８或いはシリコン層２８において製造される続く領域を約９５０℃を越える温 度に曝す非酸化状態において行われる処理ステップにおいて生じない限り、本発 明の範囲内にあると考えられる。例えば、分離したｎ型とｐ型の領域を形成する ためにロコスプロセスを用いる代わりに、他の分離技術を用いることもできる。 １つの代替プロセスは、シリコン層２８（図１Ｅ）を個々のアイランド（時々“ メサ(mesas)と呼ばれる）にエッチングして、分離されたＮ型とＰ型の領域を形 成する。更に、他の処理は、S.M.Sze によって編集され、1988年にMcGraw-Hill ，New York から出版された“ＶＬＳＩ技術”（第２版）に開示されている。そ して、それはレファレンスによってここに取り込まれる（incorporation by ref erence）。 図２Ａに示されるように、ロコス処理を伴う分離されたＮ型とＰ型の領域の形 成は、図１Ｅに示されたサファイア上のシリコンウェハ１１のシリコン層２８の 上部にある二酸化シリコン層３６、窒化シリコン層３２およびホトレジスト３３ から始まる。標準のマスキングおよびエッチングプロセスを用いて、二酸化シリ コン層３６、窒化シリコン層３２およびホトレジスト３３の個々のアイランド（ ３６ｐ，３２ｐ，３３ｐ）と（３６ｎ，３２ｎ，３３ｎ）は、図２Ｂに示された シリコン層２８の表面上に形成される。標準のマスキングおよびイオン注入技術 は、シリコンのＮ型領域２２ＮとシリコンのＰ型領域２２Ｐを形成するために用 いられる。例えば、図２Ｂに示されるように、シリコンのＮ型領域２２Ｎは、リ ンによる、アイランド（３６ｎ，３２ｎ，３３ｎ）の下に横たわるシリコン層２ ８のイオン注入によって形成され、また、シリコンのＰ型領域２２Ｐは、リンに よる、アイランド（３６ｐ，３２ｐ，３３ｐ）の下に横たわるシリコン層２８の イオン注入によって形成される。図２Ｃに示されるように、シリコンのＮ型領域 ２２Ｎは、二酸化シリコン領域３４の成長によって、シリコンのＰ型領域２２Ｐ から分離される。二酸化シリコンの領域３４は、図２Ｂに示されたウェハ２９を 高温の（約９５０℃より低い）酸化する周囲環境に導くことによって、成長され る。二酸化シリコンの分離領域３４は、サファイア基板１２へ向かって下方へ伸 びる。ウェハ２９は、酸化する環境に置かれるけれども、窒化シリコン層３２は シリコン領域２２Ｎと２２Ｐをシールドし、それにより、これらの領域が酸化さ れないようにする。分離領域３４を成長した後、窒化シリコン層３２とストレス 緩和酸化物層３６ははぎ取られる。 図２Ｃは、相補型ＭＯＳトランジスタ用の二酸化シリコンの分離領域３４によ って、互いに完全に分離される領域２２Ｎと２２Ｐを示す。他の分離技術を用い ることもできる。例えば、シリコン層２８（図１Ｅ）は個々のアイランドにエッ チングされてもよい。従って、エッチングによって、二酸化シリコンの領域３４ の除去にあたって、シリコンのアイランド２２Ｎと２２Ｐは個々に分離したアイ ランド、即ちメサになる。 ＭＯＳＦＥＴプロセスのその後のステージが図２Ｄに示されている。ステージ ４１において、Ｎ型とＰ型の領域２２Ｎと２２Ｐ（図２Ｃ）は、自己整合された ソース４２Ｓと５２Ｓ、導通領域４４と５４、自己整合されたドレイン４２Ｄと ５２Ｄをそれぞれ形成するために更に処理される。更に、ゲート絶縁体４０とゲ ート導電層４８と５８は制御ゲート構造を形成する。この制御ゲート構造は、ゲ ート絶縁体４０の熱酸化によって、それに続くＰチャネル用の選択されたゲート 導通層４８およびＮチャネル用の選択されたゲート導通層５８の堆積およびパタ ーニングに形成される。静電的な理由のために、ゲートの長さ、即ち、ドレイン ５２Ｄからソース５２Ｓを分離する距離は、導通領域の厚さの約５−１０倍以上 に保たれる。例えば、５００ｎｍゲートの長さは、約１００ｎｍより薄いシリコ ン膜に作られる必要があり、５０ｎｍに近いのが好ましい。 図２Ｄを参照すると、自己整合されたソースおよびドレイン４２Ｓ、４２Ｄ、 ５２Ｓおよび５２Ｄは、イオン注入あるいは拡散によって形成される。シリコン 膜のソースとドレイン領域をドーピングすることは、ある制限に従う。例えば、 イオン注入のドーピングは、ソース／ドレイン領域の全厚さを非晶質化すること ができる。非晶質化された膜は、サファイア基板から正しく再結晶化されないし 、高抵抗が生じる。従って、サファイア基板がドーパント原子によって拡散障壁 を形成するので、ソースおよびドレイン領域は、拡散ドーピングによって形成さ れるのが好ましい。ソース／ドレイン領域の拡散ドーピングは、低い固有抵抗を 有する非常に薄い（即ち、浅い）ソース／ドレイン領域４２Ｓ、４２Ｄ、５２Ｓ および５２Ｄが単一の拡散ステップによって作られることにおいて、注入ドーピ ングを用いる従来のＭＯＳＦＥＴ設計に改善をもたらす。 サファイア基板１２が効果的な拡散障壁であるから、また、ソースとドレイン 領域４２Ｓ、４２Ｄ、５２Ｓおよび５２Ｄの深さは、シリコン膜の厚さによって 決められるから、薄いソースとドレイン領域を形成することは、従来のトランジ スタ処理におけるように、構造によって制御され、拡散時間および温度によって 制御されない。従って、拡散ドーピングは、スケールの低下した大きさのために 用いられる。拡散ドーピングは、ホストシリコンが損傷されないか、あるいはア モルファスりょういき変換されないこと；プロセスは、最も薄いシリコン膜に本 来的にスケールすることができる；および高いドーピング濃度が達せられる等の イオン注入を通じていろいろな利点を有している。 制御ゲート構造のスレッショルド電圧は、その金属の仕事関数によるゲート導 体の材料を正しく選択することによって、最初に決められる。もし、必要なら、 更にスレッショルド電圧の調整は、適当なドーパント原子を導通チャネルへ導入 することによって、例えば、導通領域４４と５４へのイオン注入によって、行わ れる。本発明によれば、スレッショルドの調節のために（或いは、以下のように 表面のチャネル導通を保証するために）、導入された原子以外のドーパント原子 は、導通チャネル領域４４と５４に存在しない。本発明のＭＯＳＦＥＴの実施形 態におけるドーパントがないこと、あるいはドーパントの低濃度は、ドーパント 原子がいろいろな理由（例えば、従来の集積部分として；絶縁を与えるため；反 対のドーピングの副産物として）のために存在する、従来のＭＯＳＦＥＴに対し て改善することを表す。本発明により、サファイア上の実質的に純粋なシリコン にＭＯＳＦＥＴｓを製造することによって、ドーパント原子（もし、あるなら） 最低の濃度が存在するのみであり、それにより、上述の寄生電荷およびそれに関 連した劣化を除く。 ゲート導体層４８と５８は、しばしば多層構造である。この場合、スレッショ ルド電圧は、第１のゲート導体層、即ちゲート絶縁体４０に直接隣接している層 の特性によって決められる。第１のゲート導体層上の導電層はいろいろな理由の ために、特に直列抵抗を減少するためい含まれる（図３および以下の説明を参照 されたい）。しかし、このような第２のゲート導電層はトランジスタのスレッシ ョルドに影響を与えない。以下に引用された各々のゲート材料は、その材料がゲ ート絶縁体４０に接触する場合、いろいろな応用を有している。 Ｎ型ＭＯＳＦＥＴｓとＰ型ＭＯＳＦＥＴｓにおいて、いろいろな組み合わせで 用いられるＰ+とＮ+のポリシリコンのゲート材料は、ディジタルおよびアナログ 回路、基準電圧回路、およびメモリ型回路を設計し、製造する場合に有用である 。Ｐ+のポリゲルマニウムは、Ｎ型とＰ型のＭＯＳＦＥＴｓに対して対称形の スレッショルド電圧が必要な場合、高性能ディジタル論理回路のための優れた選 択である。シリコンのバンドギャップの中心における金属の仕事関数（即ち、シ リコンの電子親和力プラスバンドギャップの半分あるいは特に、４.５−４.７ｅ Ｖの仕事関数に等しい）を有する導電材料は、ＮとＰチャネルＭＯＳＦＥＴｓに 対する対称形のスレッショルド電圧を生じる。このような材料の例は、いろいろ ある中で、特に、タングステン、クロム、インジウム錫の酸化物、および窒化チ タンである。この材料は、所望のスレッショルド電圧に依存する各トランジスタ 型（領域４８と５８）に対して、異なっていても、同じであってもよい。材料の 選択および結果としてのスレッショルド電圧の例は、ほぼ以下のとおりである。 Ｎ+のポリシリコンのゲート導体はＶm＝０ＶおよびＶtp＝−１Ｖを生じ； Ｐ+のポリシリコンのゲート導体はＶm＝＋１ＶおよびＶtp＝０Ｖを生じ； Ｐ+のポリゲルマニウム、タングステン、インジウム錫の酸化物或いは窒化チ タンのゲート状態は、Ｖm＝＋１／２ＶおよびＶtp＝−１／２Ｖを生じる。 ここで、ＶmおよびＶtpは、それぞれＮチャネルとＰチャネルのＭＯＳＦＥＴ ｓのスレッショルド電圧である。 以上の説明から、および図２Ｄを参照してわかるように、もし、Ｎチャネルに 対する＋１ＶおよびＰチャネルに対する−１Ｖのスレッショルド電圧が必要なら ば、領域４８はＰ+のポリシリコンであり、領域５８はＮ+のポリシリコンである （即ち、異なる材料である）。もし、Ｎチャネルに対して＋１／２Ｖのスレッシ ョルド電圧、およびＰチャネルに対して−１／２Ｖのスレッショルド電圧が必要 であれば、領域４８と５８は、Ｐ+のポリゲルマニウム、タングステン、インジ ウム錫の酸化物或いは窒化チタン（同じ材料）である。他のいろいろな材料の選 択、従って、他のスレッショルド電圧の選択も利用可能である。 ゲートの誘電体材料４０は成長され、ゲートの導電材料４８と５８は状態或い はチャネル領域４４と４５への固定電荷を避けるプロセス条件を用いて、堆積さ れる。特に、処理温度および環境が、誘電体における境界面の状態あるいは固定 電荷の発生を避けるために選択される。従って、前に説明したように、処理温度 は、約９５０℃より低く保たれなければならない。また、ゲート材料４８または ５８としてＰ+された導体に対して、処理温度、時間および環境は、ゲートの誘 電体絶縁物４０をとおしてゲート導体４８と５８からシリコン膜４４と５４へド ーパント原子の拡散を避けるために選ばれなければならない。ゲートの誘電体絶 縁物４０の一部として、窒化シリコンのような拡散障壁がこのドーパントの移動 を防ぐために用いられる。 スレッショルド電圧を排他的に設定するために金属の仕事関数を使用すること は（即ち、導電領域へ導入されるドーパント原子はない）、プロセスの変更ある いは或るデバイスパラメータと無関係な正確で、予測可能なスレッショルド電圧 の制御の所望の効果を有する。 ゲート絶縁体４０およびシリコン膜４４、５４間の境界面において、導通がシ リコンのチャネル４４と５４に生じる場合に、表面のチャネルトランジスタの振 る舞いが生じる。幾つかの設計において、表面のチャネル導通を強制的に誘導す ることが望ましい。これは、非常に少ない量のドーパント原子を実質的に純粋な シリコンのチャネル領域４４と４５へ注入することによって達成される。これは スレッショルド電圧に著しく影響を与えることなく、表面のチャネル導通を生じ る。このようなデバイスは、ここでは“真性な表面チャネルＭＯＳＦＥＴ”と定 義される。ホウ素、リンまたはヒ素のような追加のドーパント原子は、チャネル 領域４４と５４へ導入され、真性な表面チャネルＭＯＳＦＥＴのスレッショルド 電圧を更に調整する。スレッショルド電圧を調整するのに必要なドーパント原子 により過剰にドーパント原子を付加することは、不純物の散乱や起こり得るスレ ッショルド電圧の変化のような、前に述べた幾つかの逆効果を導く。しかし、本 発明により構成されたデバイスは、表面のチャネル導通を導き、そしてスレッシ ョルド電圧を設定するのに必要なドーパント原子のみを含む。従って、従来のＭ ＯＳＦＥＴａに見られる寄生効果は存在しない。それにより、本発明は、領域４ ４と５４におけるドーパント電荷を最小にし、ドーパント電荷の高濃度に関連し た逆効果を最小にする。 最大量のドーパント電荷は、チャネル領域４４と５４へ導かれる。もし、最大 量を越えると、デプレッション領域はサファイアに到達せず、従って、完全にデ プリートされた動作を除去する。最大のドーパント電荷はチャネル領域４４と５ ４のシリコン膜の厚さに依存する。好適な特徴に対して、領域４４と５４は約１ ００ｎｍの厚さであり、最大のドーパント密度は、約１×１０12cm2である。 ＭＯＳＦＥＴの製造プロセスの次のステージ５１が図２Ｅに示されている。こ のステージにおいて、絶縁層６２と金属層６４は、所望の相互接続デバイスのた めに堆積され、パターン化される。特に、インターレベルの絶縁層６２が堆積さ れ、パターン化され、続いて金属導体の相互接続層６４が堆積され、パターン化 される。絶縁体および金属導体の追加の層を必要に応じて追加することができる （図示せず）。本発明の利点は、この点で明らかである。多くの従来のＭＯＳＦ ＥＴの製造プロセスにおけるように、金属がソースとドレイン領域へ拡散する機 会はない。本発明において、金属の相互接続層６４の堆積およびパターニングの 後に、アニーリングステップが行われる。このアニーリングステップは、２つの 主な機能、即ち前の処理ステップ中に導入されることがある状態および電荷を除 去すること、および低抵抗コンタクトを形成するために異なる金属層を焼結する こと、を有する。従来の処理において、ソースとドレインの接合は、金属がそれ らを通して、また、下に横たわるシリコン基板へ拡散しないことを保証するため に、充分深い、それによりよりトランジスタを破壊しない。本発明において、サ ファイア１２のみがソースとドレイン領域４２Ｓ、４２Ｄ、５２Ｓおよび５２Ｄ の下にあるので、このような失敗のメカニズムは存在しない。 軽くドープされたドレイン(lightly doped drain: LDD)構造または自己整合さ れたシリサイド（サリサイド）の実施形態が図３Ａ，３Ｂおよび３Ｃに示されて いる。この実施形態は、ゲート導体４８と５８がパターン化された後に、具現化 されることができる。図３Ａを参照すると、ゲート導体４８と５８をパターニン グした後、自己整合された、軽くドープされたドレイン（ＬＤＤ）領域４２ＬＤ と５２ＬＤがイオン注入または拡散によって形成される。このＬＤＤは電界を減 少し、それにより、信頼性およびドレインの破壊電圧のようなデバイスの特定を 改善する。しかし、このＬＤＤは、ドレインおよびソースの双方における直列抵 抗を増加し、それにより、出力電流を減少する。ＬＤＤの選択においてトレード オフが本来的に備わり、異なる要求が異なるＬＤＤの設計を導く。自己整合され たソースとドレイン４２Ｓ、４２Ｄ、５２Ｓおよび５２Ｄの拡散ドーピングに対 する上述の利点は、ＬＤＤ構造をドーピングために適用することもできる。 本発明の自己整合されたシリサイド（サリサイド）の実施形態において、側壁 のスペーサー６０がゲート絶縁体４０と導体４８、５８を含むゲート構造に隣接 して堆積され、エッチングされる。図３Ｂを参照すると、最後の自己整合された ソースとドレイン４２Ｓ、４２Ｄ、５２Ｓおよび５２Ｄがイオン注入または拡散 によって形成される。適切なゲート導体４８と５８（例えば、ポリシリコンまた はポリゲルマニウム）に対して、その構造は金属材料で覆われ、そしてソースと ドレイン領域４２Ｓ、４２Ｄ、５２Ｓおよび５２Ｄにある４２Ｍと５２Ｍと同様 に、ゲート導体４８と５８の上部にある金属複合体４８と５８を形成するために 、反応される。側壁スペーサー６０から反応しない金属を剥ぐことは、サリサイ ド（またはゲルマナイド、即ちゲルマニウム化物）処理を完成する。図３Ｂを参 照すると、シリサイド領域４２Ｍ、５２Ｍ、４８Ｍおよび５８Ｍは、側壁スペー サー６０によって、互いに分離されている。金属領域４２Ｍ、４８Ｍ、５２Ｍお よび５８Ｍはの厚さは、堆積された金属材料の量によって制御される。図３Ｃを 参照すると、相補型ＭＯＳの構造は、図２に対して上述したメタライゼーション 後に含まれるＬＤＤとサリサイドの選択と共に示されている。上述のものに追加 して、或いは置き換えて、他の多くの材料及び処理の選択をすることができる。 これらの選択は本発明の範囲内において実行されることが理解されるべきである 。 本発明は、図４Ａ−４Ｃに示されたSOI LOCOS の従来の方法を参照すると、良 く理解されるであろう。図４Ａを参照すると、シリコンの約1,100 Åの層が図示 された絶縁体上に設けられている。パッド酸化物がそのシリコン層上に約１００ −１５０Åの代表的な厚さに成長される。約1,000-2,000 Åの代表的な厚さを有 する窒化物の層がパッド酸化物上に設けられる。ホトレジストの層が周知の従来 のリソグラフ技術によってその窒化物の層上に設けられる。このホトレジストの 層は現像され、窒化物がパッド酸化物までエッチングされる。 図４Ｂを参照すると、従来のSOI LOCOS 処理に対して図４Ａに示された窒化物 のエッチングに続くステップが記載されている。図４Ｂにおいて、ＵＶ（紫外線 の）放射源が第１のホトレジスト層を硬化するために用いられる。その後、第２ のホトレジスト層が、第１のホトレジスト層上に設けられ正しくパターン化され る。ホウ素またはたの所望の導電率を決める材料が、パッド酸化物を介して、お よび図示されたシリコンへ周知のＣＶＤイオン注入またはたの技術によって注入 される。最上層である第２のホトレジスト層は、ホウ素の注入を必要としない領 域にわたってＢ11あるいはＢＦ2の注入を阻止する。第１のホトレジスト層（窒 化物の上部にある層）はＮチャネル側にわたってＢ11あるいはＢＦ2の注入を阻 止する。 図４Ｃは、図４Ｂに示されたＢ11あるいはＢＦ2の注入後に、従来のSOI LOCOS 処理における最終ステップを示す。シリコン層上の全てのホトレジスト層は図 ４Ｃに示された周知の技術によって除去される。約2,500 Åのフィールド酸化物 (ＳｉＯ2)層が窒化物によって覆われていない領域において、従来の酸化法によ って成長される。このステップにおいて、好ましくないホウ素の拡散が、窒化物 の層の下で将来のＮチャネル領域のエッジを越えて生じ、これは図６において更 に説明される。窒化物は周知の技術によって除去される。 図５Ａ−５Ｃは、本発明によるサファイア上の超薄膜のシリコンまたはたのＳ ＯＩ技術における対応デバイスを作るための他の分離プロセスを示す。 図５Ａを参照すると、約1,500 Åまたはそれ以下のシリコン７２の薄い層が図 示されたＳｉＯ2またはＡｌ2Ｏ3からなる絶縁基板７０上に設けられる。パッド 酸化物層７４は約１００−１５０Åの厚さに熱成長される。次に、約750-2,000 Åのシリコン窒化物Ｓｉ3Ｎ4の層が前述の技術によてパッド酸化物層７４上に堆 積される。次にホトレジスト層７８は、トランジスタが形成される領域を規定す るために窒化物層７６上に設けられる。このホトレジスト層７８は露光、現像さ れ、その後窒化物層７６は従来のエッチング技術により除去される。その後ホト レジスト層も除去される。約900 ℃-1,000℃の温度で約４５−１００分間、この 構造に対して酸化が行われる。 図５Ｂは、本発明による上記ＬＯＣＯＳ分離のためのホトレジストの酸化及び 除去後の構造を示す。領域７５は酸化ステップによるフィールド酸化物ＳｉＯ2 の層を示す。 図５Ｃは、本発明による図５Ａと図５Ｂの構造に与えられた最終処理ステップ を示す。図５Ｃにおいて、フィールド酸化物の層７５の中央部分は、例えば反応 性イオンエッチングのような従来のドライまはたウエットエッチングによって、 約1,000-1,500 Åの深さに部分的にエッチングされる。第２のホトレジスト層７ ８は、フィールド酸化物７５と窒化物の層７６の一部上に選択的に設けられる。 第２のホトレジスト層７８は、周知のホトリソグラフ技術によってパターン化さ れる。第２のホトレジスト層７８の目的は、例えば将来のＰチャネル領域７１の ような、シリコン層７２の選択された領域からホウ素の注入を阻止することであ る。矢印７９によって示されたホウ素の注入は、本発明による酸化ステップおよ び部分的なエッチングの後に行う。ホウ素（Ｂ11あるいはＢＦ2）の注入エネル ギーは３５−６５ｋｅＶの範囲にである。図５Ｃに示されたデバイスは、従来の 技術によって、ホトレジスト層７８を除去し、続いて窒化物の層７６を除去する ことによって終わる。 図６の構造は、図４Ｃに示された構造の断面図と同じであるが、デバイスのＮ ＭＯＳ側のみを示している。従来のSIO LOCOS 処理のために用いられた、図４Ａ −４Ｃに記載された全て同じである素子と厚さが図６の構造にも適用する。 図６のＭＯＳＦＥＴはトランジスタのエッジとそのΔＷ特性を示す。そのＭＯ ＳＦＥＴのアクティブ領域（活性領域）はシリコン層に設けられ、実質的にシリ コン窒化物層およびパッド酸化物の下に延び、エッチにおいて終端する。 前述のように、従来のＬＯＣＯＳ分離フローはＮチャネルデバイスを含むシリ コンアイランドの周りにホウ素の注入を必要とする。ＭＯＳＦＥＴの上方の矢印 はトランジスタへのホウ素の注入を示す。従来のＬＯＣＯＳ技術に伴って、ホウ 素が図Ｃに記載されたようにデバイスに注入された後、フィールド酸化物の層を 作る酸化ステップが行われる。その結果、この酸化ステップの時間と温度によっ て、注入されたホウ素がエッジを越えて、ＭＯＳＦＥＴのアクティブ領域へ、横 方向へ拡散する。パッド酸化物層の下の矢印は、如何にホウ素のイオンがエッジ から深く、或いは広くトランジスタへ拡散するかを示している。 トランジスタにおいて著しいホウ素の拡散が、その幅、即ち図６に示されたΔ Ｗ特性によって示されている。ホウ素の著しい量が酸化中にエッジから離れて横 方向に拡散するために、従来のＬＯＣＯＳ分離のためのホウ素の注入に対するド ーズ量は、エッジにおいて充分なホウ素を維持し、エッジのリークを制御するた めに、約５×１０15/cm2−１０×１０15/cm2でなければならない。しかし、ホウ 素のドーズ量を増加することは、実質的にΔＷを増加することができる。ＳＯＩ 技術に対する代表的なΔＷ特性は約０.８ミクロン（μｍ）から１.１μｍまでの 範囲にある。このΔＷ特性は、高集積化技術に対して、および最小な大きさのト ランジスタに対しては受入れ難い。 ホウ素の高ドーズ量は、非常なトランジスタ面積を必要とする大きなΔＷ特性 を導き、全体のトランジスタサイズが増加するのを余儀なくする。設計者の観点 からすると、理想的な最小のトランジスタ幅は約１.０μｍ−１.５μｍのチャネ ル幅を有する。代表的なSOI LOCOS 技術である図６のＭＯＳＦＥＴは約２.３μ ｍ−３.０μｍのトランジスタ幅に限定される。このような幅は設計者の理想的 な最小幅の要求を少なくとも２倍だけ越えている。 本発明を参照すると、図７の構造は、図５Ｃに示された構造と同じ断面である が、図６と同様な、デバイスのＮＭＯＳ側のみを示している。図７はプロセス条 件が如何にして現在のＬＯＣＯＳ技術から変更され、サファイア上の超薄膜シリ コンの技術およびの他の形状のＳＯＩ技術において製造されるＭＯＳＦＥＴ或い は類似のトランジスタ（ＣＭＯＳ，ＮＭＯＳ等）のエッジの下でのホウ素の拡散 の面に制御を増大するかを示している。 図７は、図６のＭＯＳＦＥＴと同様んＮチャネルＭＯＳＦＥＴ８１を示す。Ｍ ＯＳＦＥＴ８１は、サファイア或いは他のＳＯＩ基板材料７０、薄いシリコンの 層７２、薄いパッド酸化物の層７４、シリコン窒化物(Ｓｉ3Ｎ4)の層７６、フィ ールド酸化物(ＳｉＯ2)の層７５およびトランジスタ８１のエッジ８２を有する 。本発明の図５Ａ−５Ｃに記載された全ての層の厚さは図７の層に適用する。 矢印７９は従来のＬＯＣＯＳ分離技術と同様なホウ素の注入を示す。しかし、 本発明のこの実施形態は従来のＬＯＣＯＳプロセスとは異なる。酸化前にホウ素 を注入する代わりに、フィールド酸化物の層が作られたとき、本発明は酸化ステ ップ後にホウ素イオンを注入する。即ち、本発明のこの特徴は、フィールド酸化 物７５を作り、その後ホウ素イオンを注入する。 この実施形態において、Ｓｉ3Ｎ4の層７６はイオン注入ステップのためのマス クとして用いられる。この層７６はホウ素注入を素子するか、或いはホウ素注入 に対して障壁として働き、ホウ素がエッジ８２へ充分に拡散するようにする。 フィールド酸化物の層７５はホウ素の注入の前に形成されるので、酸化プロセス はホウ素イオンの横方向への拡散を生じさせない。結果的に、ホウソのドーズ量 は、代表的なSOI LOCOS 処理の５×１０15/cm2−１０×１０15/cm2と比較して、 １×１０14/cm2−１０×１０14/cm2まで減少され得る。減少されたホウ素のドー ズ量はΔＷ特性を約０.１０μｍ−０.１５μｍに劇的に減少する。小さなΔＷ特 性は、従来のＬＯＣＯＳ処理において可能であるよりＭＯＳＦＥＴのエッジにわ たってより正確なプロセス制御を可能にする。この特性は、トランジスタの設計 において大きな柔軟性があり、従来のＬＯＣＯＳ分離プロセスで作られるＭＯＳ ＦＥＴの電気的に１０倍以下の狭いＭＯＳＦＥＴを製造する能力があるという利 点を与える。 ホウ素イオンがフィールド酸化物を先ず通過し、次いでＳｉ3Ｎ4の層７６を通 過するようにするために、プロセスは正確なイオン注入エネルギーを持たなけれ ばならない。特に、代表的なSOI LOCOS 処理のイオン注入エネルギーは、約３５ ｋｅＶである。しかし、本発明のこの実施形態は、約５０ｋｅＶのイオン注入エ ネルギーを用いる。デバイスのスペックによっては、他のエネルギーを用いるこ ともできる。適切なエネルギーは、シリコンの層７２の開始時の膜の厚さ、フィ ールド酸化物７５の厚さ、および窒化物の層７６の厚さに依存する。 適切なイオン注入エネルギーは、当業者によって以下のように実験することな く経験的に決めることができる。一般に、もし、シリコンの層７２が約５００Å 或いはそれ以上であるならば、厚いシリコンの層は厚いフィールド酸化物を成長 させので、フィールド酸化物は薄くする必要があり、多くが取り除かれなければ ならない。結果的に、注入のエネルギーは、増加されなければならない。もし、 シリコンの層７２が約５００Åより薄いならば、フィールド酸化物の層７は薄く する必要は殆どないであろう。図７は部分的なエッチング８４によって、フィー ルド酸化物の層を取り除くことの一例を示している。 また、本発明の特徴によると、薄いシリコンの層は薄いフィールド酸化物を成 長させることが判った。もし、フィールド酸化物が充分薄いならば、部分的に取 り除くことは必要ない。 フィールド酸化物と窒化物の層のいろいろな厚さの設定範囲は、処理およびフ ィールド酸化物を取り除く場合に、含まれる多くの変数によって与えられること は、当業者によって理解されるであろう。当業者は、代表的な注入モデルに対す るコンピュータシミュレーションによって、シリコンの層７２を如何なる厚さに するかを実験することなく容易に決めることができる。当業者はフィールド酸化 物の部分的なエッチング、ホウ素の注入エネルギーとドーズ量、および窒化物の 厚さのようなパラメータを決める模型ツール、例えばプロセスシミュレータ、を 用いることができる。注入モデルのこれらのコンピュータシミュレーションは周 知であり、容易に利用可能である。 ΔＷ特性を著しく減少することに加えて、本発明の特徴によるホウ素の注入は 、従来のＬＯＣＯＳ処理と同様な、マスクとして働くするＳｉ3Ｎ4の層７６によ り自己整合される。しかし、本発明の自己整合された特徴は、ホウ素がトランジ スタのエッジ内に保たれるために、全体のプロセスをとおして維持される。対称 的に、従来のＬＯＣＯＳ処理の自己整合された特徴は、ホウ素の拡散が酸化ステ ップ後に一旦生じると、失われる。 本発明の他の特徴は、ＮチャネルＭＯＳＦＥＴｓのための処理ステップ中に著 しく時間が節約されることである。従来のSOI LOCOS 処理において、イオン注入 は、その大きなドーズ量が必要であるために、約２０−６０分かかる。本発明の 特徴は、５分の１−１００分の１にイオンドーズ量を減少する。従って、本発明 のこの特徴のイオン注入ステップは約３０−１２０秒かかる。処理中のこの著し い時間の節約は製造コストを減少する。また、本発明のこの特徴による低いイオ ンのドーズ量はゲートと基板のキャパシタンスを減少し、ＰＮ基板接合の破壊電 圧を改善する。 図８と図９は、サファイア上の超薄膜シリコン技術におけるＮチャネルプロッ トのグラフを示し、大きなΔＷ特性を有するトランジスタの性能と本発明の特徴 により製造された小さなΔＷ特性を有するトランジスタの性能の比較を可能にし ている。 図８のグラフは、図４Ａ−４Ｃに記載された従来のＬＯＣＯＳ処理によって製 造されたサファイア上の超薄膜シリコンにおけるＮチャネルトランジスタの特性 を示す。即ち、イオン注入は、フィールド酸化物の層（酸化）の形成前に行う。 図８のＮチャネルトランジスタは、０.６５μｍの実効長（ＬEFF）と１.０μｍ の幅を有する。グラフにおける曲線は、ゲート電圧ＶGS，２.０８ボルト、２.９ ３ボルト、３.７９ボルト、４.６４ボルトおよび５.５ボルトの５つの値に対す るドレイン電圧ＶDSの関数としてのドレイン電流ＩDSをそれぞれ示す。 前述のように、プロセスステップの前述のシーケンスは、トランジスタのエッ ジの下にホウ素の横方向の拡散による比較的大きなΔＷを生じさせる。トランジ スタに対するレイアウト或いは設計幅が１.０μｍであるけれども、大きなΔＷ は電気的に狭い幅を形成し、トランジスタがその駆動能力を失うようにする。 図９におけるグラフは、本発明の特徴によって製造されたサファイア上の超薄 膜のシリコンに作られたＮチャネルトランジスタの特性を示すが、フィールド酸 化物は、図５Ａ−５Ｃに記載されたイオン注入前に成長される。このトランジス タの実効長ＬEFFは０.６５μｍであり、その層の幅は１.０である。図８におけ るように、このグラフにおける曲線はゲート電圧ＶGS，２.０８ボルト、２.９３ ボルト、３.７９ボルト、４.６４ボルトおよび５.５ボルトのそれぞれ５つの値 に対するドレイン電圧ＶDSの関数としてのドレイン電流ＩDSをそれぞれ示す。 酸化がホウ素の注入前に生じるために、ΔＷ特性は劇的に減少される。減少去 れたΔＷ特性は図９に示すように改善されたトランジスタの動作パラメータを生 成することが理解されるであろう。特に、図９のトランジスタは同じゲート電圧 に対して図８のトランジスタのＩDS電流の４倍を示す。 サファイア上の超薄膜シリコンにおけるＬＯＣＯＳ、およびＳＯＩ技術の他の 形成に中に、ホウ素のエッジ拡散に関してより正確なプロセス制御を含む、本発 明の上述の利点によって、トランジスタが非常に減少されたサイズとＶＬＳＩの 応用における高集積レベルにおいても所望の動作特性を示すことができることが 理解されるであろう。この最善された動作特性は減少された大きさにおいても、 大きな駆動能力と低いリークを有する。 トランジスタのエッジを越えたホウ素の拡散は、従来のＬＯＣＯＳ処理によっ て作られたＰチャネルＭＯＳＦＥＴｓの問題を一般に提起する。しかし、本発明 は、もし必要なら、ＰチャネルＭＯＳＦＥＴｓにも用いられることができる。し かし、ＰチャネルＭＯＳＦＥＴのＬＯＣＯＳプロセスは、例えば、ホウ素イオン に代えてリンやヒ素のイオンを注入する。またＮチャネルのエッジ制御中に、Ｐ チャネルがホトレジストで阻止されるのに対し、Ｐチャネルのエッジ制御中に、 Ｎチャネルはホトレジストで阻止される。 当業者は、絶縁体上のシリコンにおける自己整合されたエッジ制御のための本 発明の装置および方法は、材料、プロセスステップ、或いはこの出願において記 載されたもの以外のデバイスに用いることができることを理解するであろう。従 って、デバイスを形成する領域の大きさ、或いはデバイスを作るために用いられ たプロセスの型式の変更を含むがそれに限られない、当業者に明らかである本発 明のいろいろな他の実施の形態がある。Ｎ型およびＰ型のＭＯＳＦＥＴｓが図２ と図３に示されたと同じサファイア基板上に同時に作られ、それにより相補型Ｍ ＯＳ（即ち、ＣＭＯＳ）の回路を有することをが理解される。 従って、この分野の通常の知識を有するものは、全てのこれらの等価な構造が 請求項の範囲内に含まれることを理解すべきである。
【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年５月８日 【補正内容】 請求の範囲 １．半導体層の１以上のアクティブ領域を前記半導体層の他の領域から分離する 方法であって、 絶縁基板上にシリコンの層を設けるステップと、 前記シリコンの層上にパッド酸化物層を形成するステップと、 前記パッド酸化物上にシリコン窒化物の層を設けるステップと、 ホトレジストの層が前記シリコンの層にアクティブ領域を画定するために適 合され、前記アクティブ領域をトランジスタを形成するために適合されるように 、シリコン窒化物の層の一部上にホトレジストの層を設けるステップと、 前記ホトステップの層によって画定された前記シリコン窒化物の層の選択さ れた部分を除去するステップと、 前記ホトレジストの層を除去して、前記アクティブ領域の部分を覆うシリコ ン窒化物のマスクを露出するステップと、 前記シリコンの層は前記絶縁基板をとおして少なくとも部分的に酸化され、前 記アクティブ領域のエッジは前記フィールド酸化物と絶縁基板間に延びるように 、前記シリコン窒化物によってフィールド酸化物を形成するようにされる前記シ リコンの層の部分を酸化するステップと、 前記イオンが前記シリコン窒化物のマスクによって、シリコン窒化物によっ て覆われているアクティブ領域の部分から阻止され、且つ前記イオンがシリコン 窒化物のマスクによってアクティブ領域のエッジにおいて自己整合されるように 、フィールド酸化物ば形成された後、前記アクティブ領域のエッジに導電率を決 定する材料のイオンを注入するステップ、 を有する方法。 ２．絶縁基板上にシリコンの層を設ける前記ステップは、前記シリコンの層を約 1,500 Å或いはそれ以下の厚さに制限するステップを有することを特徴とする請 求項１に記載の方法。 ３．パッド酸化物の層を形成する前記ステップは、前記バッド酸化物の層の厚さ を約100 Åから150 Åまでの範囲に制限するステップを有することを特徴とす る請求項１に記載の方法。 ４．シリコンの層の部分を酸化する前記ステップは、更に、約900 ℃から1,000 ℃までの範囲の温度で、シリコンの層を熱的に酸化するステップを含むことを特 徴とする請求項１に記載の方法。 ５．シリコン窒化物の層を設ける前記ステップは、更に、前記シリコン窒化物の 層の厚さを約750 Åから2,000 Åまでの範囲に制限するステップを有することを 特徴とする請求項１に記載の方法。 ６．導電率を決定する材料のイオンを注入する前記ステップは、更に、 前記導電率を決定する材料の前記イオンをシリコンの層の選択された層から 阻止するために、前記シリコンの部分を酸化するステップの後、イオンを注入す る前にホトレジストの第２の層を設けるステップと、 ホウ素イオンおよびＢＦ2イオンの少なくとも１つをフィールド酸化物の阻 止されない領域およびアクティブ領域のエッジへ注入するステップを有し、ホウ 素イオンおよびＢＦ2イオンの少なくとも１つの注入ドーズ量は約１×１０14/cm2 から１０×１０14/cm2の範囲にあることを特徴とする請求項１に記載の方法。 ７．ホウ素イオンおよびＢＦ2イオンの少なくとも１つを注入する前記ステップ は、更に、約３５−６５keV の範囲を有する注入エネルギーでホウ素イオンを注 入するステップを有することを特徴とする請求項６に記載の方法。 ８．ホウ素イオンおよびＢＦ2イオンの少なくとも１つを注入する前記ステップ は、更に、約３５−６５keV の範囲を有する注入エネルギーでＢＦ2イオンを注 入するステップを有することを特徴とする請求項６に記載の方法。 ９．小さなΔＷ特性によって特徴づけられるＭＯＳＦＥＴ等を製造する方法であ って、 基板を設けるステップと、 前記基板上に約1,500 Å以下の厚さの半導体層を設けるステップと、 前記半導体層の一部に少なくとも約100 Åの厚さを有する酸化された層を設 けるステップと、 前記酸化された層上に少なくとも約750 Åの厚さを有するシリコン窒化物の 層を設けるステップと、 アクティブ領域が望まれない前記半導体層の酸化部分によって、前記半導体 層にＭＯＳＦＥＴトランジスタのためのアクティブ領域を画定するステップと、 前記シリコン窒化物の層によって覆われない場所に基板をとおしてフィール ド酸化物を成長するために、半導体層を酸化するステップであって、前記フィー ルド酸化物は前記アクティブ領域のエッジが前記フィールド酸化物と前記絶縁基 板間に延び、且つ、 前記イオンがシリコン窒化物の層によって自己整合されるように、前記アク ティブ領域のエッジへ前記フィールド酸化物をとおして導電率を決定する材料の イオンを注入するステップ、 を有する方法。 10．更に、前記半導体層を酸化するステップの後に、フィールド酸化物を薄くす るステップ有することを特徴とする請求項９に記載の方法。 11．導電率を決定する材料のイオンを注入する前記ステップは、ホウ素、ＢＦ2 、ヒ素およびリンからなるグループから選択されたイオンを注入するステップを 有することを特徴とする請求項10に記載の方法。 12．導電率を決定する材料のイオンを注入する前記ステップは、約３５−６５ke Ｖの注入エネルギーで、約１×１０14/cm2から１０×１０14/cm2の範囲のドーズ 量を有するホウ素イオンを注入するステップを有することを特徴とする請求項10 に記載の方法。 13．導電率を決定する材料のイオンを注入する前記ステップは、約３５−６５ke Ｖの注入エネルギーで、約１×１０14/cm2から１０×１０14/cm2の範囲のドーズ 量を有するＢＦ2イオンを注入するステップを有することを特徴とする請求項10 に記載の方法。 14．前記酸化物の層を設けるステップは、前記酸化物の層の厚さを約100 Åから 150 Åの範囲に制限することを特徴とする請求項９に記載の方法。 15．フィールド酸化物を成長するために、前記半導体層を酸化するステップは、 約900 ℃から1,000 ℃の範囲の温度で半導体層を熱的に酸化するステップを有す ることを特徴とする請求項９に記載の方法。 16．シリコン窒化物の層を設ける前記ステップは、更に、シリコン窒化物の層の 厚さを約750 Åから2,000 Åの範囲に制限することを特徴とする請求項９に記載 の方法。 17．絶縁基板上の半導体層にアクティブ領域を分離し、前記アクティブ領域はＭ ＯＳＦＥＴにおいて使用するために適合される方法であって、 主面を有する絶縁基板を設けるステップと、 前記絶縁基板の主面上に半導体層を設けるステップと、 前記半導体層に前記アクティブ領域を設けるステップと、 前記アクティブ領域の一部を覆い、導電率を決定する材料のイオンを受ける ための前記アクティブ領域の面積をき画定する窒化物のマスクを設けるステップ と、 前記アクティブ領域の画定された面積に隣接するフィールド酸化物を設ける ステップと、 注入されたイオンが前記窒化物によって自己整合されるように、ホウ素、Ｂ Ｆ2、ヒ素およびリンからなるグループから、およびアクティブ領域の前記画定 された面積へイオンを注入するステップと、 イオンを注入するステップの前に、前記フィールド酸化物の層の一部を除去 するステップ、 を有する方法。 18．イオンを注入する前記ステップは、約３５−６５kev の注入エネルギーで、 約１×１０14/cm2から１０×１０14/cm2の範囲のドーズ量を有するホウ素イオン を注入するステップを有することを特徴とする請求項17に記載の方法。 19．イオンを注入する前記ステップは、約３５−６５kev の注入エネルギーで、 約１×１０14/cm2から１０×１０14/cm2の範囲のドーズ量を有するＢＦ2イオン を注入するステップを有することを特徴とする請求項17に記載の方法。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１８Ｄ

Claims (1)

  1. 【特許請求の範囲】 １．半導体層の他の領域から半導体層の１以上のアクティブ領域を分離する方法 であって、 絶縁基板上にシリコンの層を設けるステップと、 前記シリコンの層上にパッド酸化物層を形成するステップと、 前記パッド酸化物上にシリコン窒化物の層を設けるステップと、 トランジスタが位置づけられるアクティブ領域を画定するために、前記シリ コン窒化物の層上にホトレジストの層を設けるステップと、 前記ホトステップの層によって画定された前記シリコン窒化物の層の選択さ れた部分を除去するステップと、 前記ホトレジストの層を除去するステップと、 前記シリコンの層の露出された部分を前記基板によって画定された深さまで 酸化するステップと、 前記１以上のアクティブ領域のエッジにおいて導電率を決定する材料のイオ ンを注入するステップ、 を有する方法。 ２．絶縁基板上にシリコンの層を設ける前記ステップは、前記シリコンの層を1, 500 Å或いはそれ以下の厚さに制限するステップを有することを特徴とする請求 項１に記載の方法。 ３．パッド酸化物の層を形成する前記ステップは、前記バッド酸化物の層の厚さ を100 Åから150 Åまでの範囲に制限するステップを有することを特徴とする請 求項１に記載の方法。 ４．前記構造によって画定された深さまで酸化する前記ステップは、更に、900 ℃から1,000 ℃までの範囲の温度で、シリコンの層およびパッドのの残りの部分 を熱的に酸化するステップを含むことを特徴とする請求項１に記載の方法。 ５．シリコン窒化物の層を設ける前記ステップは、更に、前記シリコン窒化物の 層の厚さを750 Åから2,000 Åまでの範囲に制限するステップを有することを特 徴とする請求項１に記載の方法。 ６．導電率を決定する材料のイオンを注入する前記ステップは、更に、 前記シリコンの層の選択された層から導電率を決定する材料の前記イオンを 阻止するためにホトレジストの第２の層を設けるステップと、 １×１０14/cm2から１０×１０14/cm2の範囲のドーズ量で前記フィールド酸 化物と前記アクティブ領域の阻止されない重なった領域へ、ホウ素を注入するス テップ、 を有する請求項１に記載の方法。 ７．ホウ素を注入する前記ステップは、更に、３５−６５keV の範囲を有する注 入エネルギーでホウ素を注入するステップを有することを特徴とする請求項６に 記載の方法。 ８．小さなΔＷ特性によって特徴づけられるＭＯＳＦＥＴ等を製造する方法であ って、 基板を設けるステップと、 前記基板上に1,500 Å以下の厚さの半導体層を設けるステップと、 前記半導体層上および前記半導体層の酸化された部分に少なくとも750 Åの 厚さを有するシリコン窒化物の層を設けるステップと、 アクティブ領域が所望されない前記半導体層の酸化部分によって、前記半導体 層にＭＯＳＦＥＴトランジスタのためのアクティブ領域を画定するステップと、 前記窒化物の層の選択された部分を除去するステップと、 フィールド酸化物が前記窒化物の層が除去された場所にある前記基板に成長 されるように、前記半導体層を熱的に酸化するステップと、 前記酸化物の層をとおして導電率を決定する材料のイオンを注入するステッ プ、 を有する方法。 ９．フィールド酸化物を形成するために、前記半導体層を酸化するステップは、 更に、フィールド酸化物の層を薄くするステップを有することを特徴とする請求 項８に記載の方法。 10．導電率を決定する材料のイオンを注入する前記ステップは、ホウ素、ヒ素お よびリンからなるグループから選択されたイオンを注入するステップを有する ことを特徴とする請求項９に記載の方法。 11．導電率を決定する材料のイオンを注入する前記ステップは、３５−６５kev の注入エネルギーで、１×１０14/cm2から１０×１０14/cm2の範囲のドーズ量を 有するホウ素イオンを注入するステップを有することを特徴とする請求項10に記 載の方法。 12．絶縁基板上の半導体層に組み込まれたＭＯＳＦＥＴの１以上のアクティブ領 域を分離する方法であって、 主面を有する基板を設けるステップと、 前記基板の主面上に半導体層を設けるステップと、 前記半導体層に１以上のアクティブ領域を画定するステップと、 導電率を決定する材料のイオンを受けるための領域を画定するために、前記 アクティブ領域にフィールド酸化物を設けるステップと、 前記半導体層の前記画定された領域へ、ホウ素、ヒ素およびリンからなるグ ループからイオンんを注入するステップと、 前記酸化物の層を除去するステップ、 を有する方法。 13．イオンを注入する前記ステップは、更に、３５−６５kev の注入エネルギー で、１×１０14/cm2から１０×１０14/cm2の範囲のドーズ量を有するホウ素イオ ンを注入するステップを有することを特徴とする請求項12に記載の方法。
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