JPS5864064A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 14
- 229910052710 silicon Inorganic materials 0.000 abstract description 14
- 239000010703 silicon Substances 0.000 abstract description 14
- 238000005468 ion implantation Methods 0.000 abstract description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract 3
- 229910052796 boron Inorganic materials 0.000 abstract 3
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 229910052594 sapphire Inorganic materials 0.000 abstract 1
- 239000010980 sapphire Substances 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000004335 scaling law Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910052596 spinel Inorganic materials 0.000 description 1
- 239000011029 spinel Substances 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁基板上の半導体層に素子郷が形成された半
導体装置の製造方法に関する０この種の半導体装置とし
ては、例えば８０８（Ｓｉｌｉｃｏｎ Ｏｎ ５ａｐｐ
ｈｉｒｅ） 欅造の半導体装置が知られている。近年、
半導体装置における素子の微細化、高集積化は目ざまし
く、８０８構造の半導体装置にりいても同様である。し
かし、素子の微細化に伴なりで例えばＭＯ８）ランジス
タのｒ−）長はより短（、ｒ−）絶縁膜はより薄くなる
傾向にある。これらＦｉ素子の電気特性に影−響を与え
、例えば閾値電圧をより小さくさせる◎従って、素子特
性を変化させず、素子の微細化を達成するには、チャン
ネル領域の不純物濃度を、？−）長及びｅ−）絶縁膜の
スケーリングに見合りただけ高くする必要がある。しか
し、チャンネル領域中の不純物濃度を高くすることは、
必然的にチャンネル領域内にできる空乏層幅を減少させ
る。
導体装置の製造方法に関する０この種の半導体装置とし
ては、例えば８０８（Ｓｉｌｉｃｏｎ Ｏｎ ５ａｐｐ
ｈｉｒｅ） 欅造の半導体装置が知られている。近年、
半導体装置における素子の微細化、高集積化は目ざまし
く、８０８構造の半導体装置にりいても同様である。し
かし、素子の微細化に伴なりで例えばＭＯ８）ランジス
タのｒ−）長はより短（、ｒ−）絶縁膜はより薄くなる
傾向にある。これらＦｉ素子の電気特性に影−響を与え
、例えば閾値電圧をより小さくさせる◎従って、素子特
性を変化させず、素子の微細化を達成するには、チャン
ネル領域の不純物濃度を、？−）長及びｅ−）絶縁膜の
スケーリングに見合りただけ高くする必要がある。しか
し、チャンネル領域中の不純物濃度を高くすることは、
必然的にチャンネル領域内にできる空乏層幅を減少させ
る。
一方、ＳＯＳ構造の半導体装置においては、絶縁基板上
にエピタキシャル成長させるシリコン層の厚さを薄くす
ると、シリコン層中のキャリアモビリティは著しく低下
することが知られておシ、シリコン層の厚さはこうした
面からも制限される。従って、ＳＯＳ構造の半導体装置
を微細化しようとすると、チャンネル領域の空乏層は絶
縁基稜と、シリコン層の界面近傍まで充分に延びない事
態が起こる。また、“シリコン層の薄朕化が制限される
ことにより、いわゆるスフ−リング則が適用されない部
分としてソース、ドレイン領域の拡散深さがある。即ち
、スケ−９ング則によればダート長、ダート絶縁層がス
ケ−りングされれば、ソース、ドレイン領域の拡散深さ
も同じ割薔だまた凰アクスケーリングされる必要がある
。しかし、ＳＯ８構造においてはソース、ドレイン領域
が絶縁基板まで到達しないと、チャンネル領域とソース
、ドレイン領域との接合面積が急激に増し、その間で容
量が増大するため、ＳＯＳ構造の長所の一つである高速
性が損なわれる◎ また、ＳＯ８構造の半導体装置の微細化に伴なってソー
ス、ドレイン領域間の／やンテスルー現象がある・ノヤ
ンチスルー現象は微細化を図りつつ電源電圧を規制せず
に動作させようとする九めに起こる問題である。ＳＯ８
構造のトランジスタにおいては、既述の如くソース、ド
レイン領域の不純物拡散長がスケーリング則による場合
に比て長くなるため、そのパンチスルーの程度は大きく
なる。
にエピタキシャル成長させるシリコン層の厚さを薄くす
ると、シリコン層中のキャリアモビリティは著しく低下
することが知られておシ、シリコン層の厚さはこうした
面からも制限される。従って、ＳＯＳ構造の半導体装置
を微細化しようとすると、チャンネル領域の空乏層は絶
縁基稜と、シリコン層の界面近傍まで充分に延びない事
態が起こる。また、“シリコン層の薄朕化が制限される
ことにより、いわゆるスフ−リング則が適用されない部
分としてソース、ドレイン領域の拡散深さがある。即ち
、スケ−９ング則によればダート長、ダート絶縁層がス
ケ−りングされれば、ソース、ドレイン領域の拡散深さ
も同じ割薔だまた凰アクスケーリングされる必要がある
。しかし、ＳＯ８構造においてはソース、ドレイン領域
が絶縁基板まで到達しないと、チャンネル領域とソース
、ドレイン領域との接合面積が急激に増し、その間で容
量が増大するため、ＳＯＳ構造の長所の一つである高速
性が損なわれる◎ また、ＳＯ８構造の半導体装置の微細化に伴なってソー
ス、ドレイン領域間の／やンテスルー現象がある・ノヤ
ンチスルー現象は微細化を図りつつ電源電圧を規制せず
に動作させようとする九めに起こる問題である。ＳＯ８
構造のトランジスタにおいては、既述の如くソース、ド
レイン領域の不純物拡散長がスケーリング則による場合
に比て長くなるため、そのパンチスルーの程度は大きく
なる。
−に、ＳＯＳ構造の半導体装置の固有問題として、絶縁
基板とシリコン層の界面に存在する固有電荷のために、
界面付近のシリコン層が反転し、ここを通してソース、
ドレイン領域間に電流が流れる、いわゆるバックチャン
ネル電流が存在するという問題があった。
基板とシリコン層の界面に存在する固有電荷のために、
界面付近のシリコン層が反転し、ここを通してソース、
ドレイン領域間に電流が流れる、いわゆるバックチャン
ネル電流が存在するという問題があった。
本発明は上記種々の問題点を解消するためになされ念も
って、素子の微細化、特にチャンネルのショート化に伴
なうパックチャンネル電流の発生を防止し、パンチスル
ー耐圧の向上、更には閾値を制御し、高信頼性、高速動
作化を達成し得る半導体装置の製造方法を提供しようと
するものである。
って、素子の微細化、特にチャンネルのショート化に伴
なうパックチャンネル電流の発生を防止し、パンチスル
ー耐圧の向上、更には閾値を制御し、高信頼性、高速動
作化を達成し得る半導体装置の製造方法を提供しようと
するものである。
次に、本発明をｎチャンネルＭＯ８）ランジスタの製造
に適用した例について第１図〜第６図を参照して説明す
る。
に適用した例について第１図〜第６図を参照して説明す
る。
〔１〕 まず、す〜′ファイア基板１上Ｋ例えハ０．
６μｍｏｐ−型単結晶シリコン層２をエピタキシャル成
長させてＳＯ８ウエノ１を作製した（第１図図示）。
６μｍｏｐ−型単結晶シリコン層２をエピタキシャル成
長させてＳＯ８ウエノ１を作製した（第１図図示）。
つづいて、例えば選択酸化法によりシリコン層２にフィ
ールド酸化膜３を形成した後、熱処理を施してフィール
ド酸化膜３で分離された島状のシリコン層２上に例えば
厚さ３００〜５００Ｘのゲート酸化膜４を形成した（第
２図図示）。
ールド酸化膜３を形成した後、熱処理を施してフィール
ド酸化膜３で分離された島状のシリコン層２上に例えば
厚さ３００〜５００Ｘのゲート酸化膜４を形成した（第
２図図示）。
［ｉｉｌ 次いで、レジストツクターン（図示せず）を
マスクとしてサファイア基板１とチャンネル領域予定部
のシリコ７層２部分との界面近傍に不純物濃度のピーク
５．をもつように例えばゾロンを加速電圧２１０ Ｋｅ
ｙ、 ドーズ量１０・７ムの条件で１回目のイオン注
入を行なった（第３図図示）。つづいて、前記レジスト
／４ターンをマスクとしてチャンネル領域予定部のシリ
コン層２部分の中間に不純物濃度のピーク５２をもつよ
うに例えばがロンを加速電圧１００ＫｅＶ、ドーズ量１
０１２／３２の条件で２回目のイオン注入を行なりた（
第４図図示）。更に、レジスト・４ターンをマスクとし
てチャンネル領域予定部のシリコン層２部分とダート酸
化膜４の界面近傍に不純物濃度のピーク５．をもつよう
に例えば＆０ンを加速ｔ 圧８０’に＠Ｖ 、 Ｐ−ス
量１０１１／ａｎ２Ｏ１ｋ 件テ３ 回目をイオン注入
を行なった（第５図図示）０その後、常法に従りてチャ
ンネル領域予定部上の＼ ダート酸化膜４上に例えば不純物ドーゾ多結晶シリコン
からなるゲート電極６を選択的に形成し、このダート電
極６及びフィールド酸化膜３をマスクとして例えば砒素
をイオン注入し、活性化してｌｌ”ｌｌのソース、ドレ
イン領域７．８を形成した後、全面にＣＶＤ−８１ｏ２
Ｍ ｓ 、及びリン添加ガラス展（Ｐ２Ｏ膜）１０を順
次堆積し、コンタクトホールの開孔、シース、ドレイン
取出し一 しかして、本発明方法によｎはす７アイア遷１板１とシ
リコン層２の界面近傍にピーク値を、もつようＫ１回目
のがロンイオン注入を行なりこと罠よって、該界面の固
定チャージによるシリコン層２０反転を防止でき、チャ
ンネル領域のパックチャンネル電流の発生を阻止できる
・また、シリコン層２のチャンネル領域の中間にピーク
をもつように２回目のゲロンイオン注入を行なうことに
よって、ドレイン電圧を印加した際に生じる空乏層の存
在する範囲に高濃度層を形成できるため、パンチスルー
耐圧を向上できる・更に、ｒ−）絶縁膜４界面のシリコ
ン層２にピーク値をもつように３回目の＆０ンイオン注
入を行なうことによって、閾値電圧を容易に制御できる
。したがって、チャンネル長のショート化によるパック
チャンネル電流の発生を防止し、・クンチスルーの耐圧
を向上でき、更に閾値電圧の制御できるため、高信頼性
、高速性、高集積度のＭＯＳ ）ランノスタを得ること
ができるＯ なお、上記実施例では絶縁基板としてす７アイナを用り
るが、これに限定さｎずスピネル。
マスクとしてサファイア基板１とチャンネル領域予定部
のシリコ７層２部分との界面近傍に不純物濃度のピーク
５．をもつように例えばゾロンを加速電圧２１０ Ｋｅ
ｙ、 ドーズ量１０・７ムの条件で１回目のイオン注
入を行なった（第３図図示）。つづいて、前記レジスト
／４ターンをマスクとしてチャンネル領域予定部のシリ
コン層２部分の中間に不純物濃度のピーク５２をもつよ
うに例えばがロンを加速電圧１００ＫｅＶ、ドーズ量１
０１２／３２の条件で２回目のイオン注入を行なりた（
第４図図示）。更に、レジスト・４ターンをマスクとし
てチャンネル領域予定部のシリコン層２部分とダート酸
化膜４の界面近傍に不純物濃度のピーク５．をもつよう
に例えば＆０ンを加速ｔ 圧８０’に＠Ｖ 、 Ｐ−ス
量１０１１／ａｎ２Ｏ１ｋ 件テ３ 回目をイオン注入
を行なった（第５図図示）０その後、常法に従りてチャ
ンネル領域予定部上の＼ ダート酸化膜４上に例えば不純物ドーゾ多結晶シリコン
からなるゲート電極６を選択的に形成し、このダート電
極６及びフィールド酸化膜３をマスクとして例えば砒素
をイオン注入し、活性化してｌｌ”ｌｌのソース、ドレ
イン領域７．８を形成した後、全面にＣＶＤ−８１ｏ２
Ｍ ｓ 、及びリン添加ガラス展（Ｐ２Ｏ膜）１０を順
次堆積し、コンタクトホールの開孔、シース、ドレイン
取出し一 しかして、本発明方法によｎはす７アイア遷１板１とシ
リコン層２の界面近傍にピーク値を、もつようＫ１回目
のがロンイオン注入を行なりこと罠よって、該界面の固
定チャージによるシリコン層２０反転を防止でき、チャ
ンネル領域のパックチャンネル電流の発生を阻止できる
・また、シリコン層２のチャンネル領域の中間にピーク
をもつように２回目のゲロンイオン注入を行なうことに
よって、ドレイン電圧を印加した際に生じる空乏層の存
在する範囲に高濃度層を形成できるため、パンチスルー
耐圧を向上できる・更に、ｒ−）絶縁膜４界面のシリコ
ン層２にピーク値をもつように３回目の＆０ンイオン注
入を行なうことによって、閾値電圧を容易に制御できる
。したがって、チャンネル長のショート化によるパック
チャンネル電流の発生を防止し、・クンチスルーの耐圧
を向上でき、更に閾値電圧の制御できるため、高信頼性
、高速性、高集積度のＭＯＳ ）ランノスタを得ること
ができるＯ なお、上記実施例では絶縁基板としてす７アイナを用り
るが、これに限定さｎずスピネル。
５ｉ０２等の絶縁基板、或い＃１ｓｉｏ２−多結晶シリ
コン等の多層構−造の絶膜基板を用いてもよい０上記実
施例ではサファイア基板の界面、中間層、ｒ−）酸化膜
の界面のシリコン層に順次ピークをもつようにイオン注
入したが、これらの順序ｉいずれが先に行なってもよい
。
コン等の多層構−造の絶膜基板を用いてもよい０上記実
施例ではサファイア基板の界面、中間層、ｒ−）酸化膜
の界面のシリコン層に順次ピークをもつようにイオン注
入したが、これらの順序ｉいずれが先に行なってもよい
。
本発明に係る半導体装置の製造はｎチャンネルＭＯＳ
）ランジスタに限定されず、ｐチャンネ −ルＭＯ８
）ランジスタ、相補型ＭＯＳトランジスタ等にも同様に
適用できる＠ 以上詳述した如く、本発明によれば素子の微細化、特に
チャンネルのショート化に伴なうパックチャンネル電流
の発生を防止し、パンチスルー耐圧を向上し、更には閾
値を制御することによっ゛て、高集積化、高信頼性、並
びに高速動作化を達成し得る半導体装置の製造方法を提
供できるものである。
）ランジスタに限定されず、ｐチャンネ −ルＭＯ８
）ランジスタ、相補型ＭＯＳトランジスタ等にも同様に
適用できる＠ 以上詳述した如く、本発明によれば素子の微細化、特に
チャンネルのショート化に伴なうパックチャンネル電流
の発生を防止し、パンチスルー耐圧を向上し、更には閾
値を制御することによっ゛て、高集積化、高信頼性、並
びに高速動作化を達成し得る半導体装置の製造方法を提
供できるものである。
第１図〜第６図は本発明の冥施例におけるＳＯＳ ｇ造
のｎチャンネルＭＯＳ ）ランジスタの製造を示す工程
断面図である。 ・Ｊｌ・・・？ファイア基板、２・・・単結晶シリコン
層、３・・・フィールド酸化膜、４・・・？−）酸化膜
、５．。 ５２．５．・・・がロンの濃度ピーク、６・・・ダート
電極、７・・・ｎ ｆＪ”） −ス領ｔｄｌ、、ｓ・・
・ｎ＋型ドレイン領域、１１．１２・・・ＡＩ配線。
のｎチャンネルＭＯＳ ）ランジスタの製造を示す工程
断面図である。 ・Ｊｌ・・・？ファイア基板、２・・・単結晶シリコン
層、３・・・フィールド酸化膜、４・・・？−）酸化膜
、５．。 ５２．５．・・・がロンの濃度ピーク、６・・・ダート
電極、７・・・ｎ ｆＪ”） −ス領ｔｄｌ、、ｓ・・
・ｎ＋型ドレイン領域、１１．１２・・・ＡＩ配線。
Claims (1)
- 絶縁基板上の第１導電型の半導体層を素子分離する工程
と、分離された島状の半導体層に絶縁膜を形成讐る工程
と、第１導電型の不純物を前記基板と少なくともチャン
ネル領域予定部や半導体層部分との界面近傍にピーク値
をもつようにイオン注入する工程と、第１導電型の不純
物を少なくともチャンネル領域予定部の半導体層の中間
にピーク値をもつようにイオン注入する工程と、第１導
電型の不純物を少なくともチャンネル領域予定部の半導
体層の表面近傍にピーク値をもつようにイオン注入する
工程とを具備したことを特徴とする半導体装置の製造方
法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16360981A JPS5864064A (ja) | 1981-10-14 | 1981-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16360981A JPS5864064A (ja) | 1981-10-14 | 1981-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5864064A true JPS5864064A (ja) | 1983-04-16 |
Family
ID=15777173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16360981A Pending JPS5864064A (ja) | 1981-10-14 | 1981-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864064A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5238857A (en) * | 1989-05-20 | 1993-08-24 | Fujitsu Limited | Method of fabricating a metal-oxide-semiconductor device having a semiconductor on insulator (SOI) structure |
| WO2001050515A1 (en) * | 2000-01-07 | 2001-07-12 | Seiko Epson Corporation | Thin-film transistor |
| WO2001050516A1 (en) * | 2000-01-07 | 2001-07-12 | Seiko Epson Corporation | Method of manufacturing a thin-film transistor |
-
1981
- 1981-10-14 JP JP16360981A patent/JPS5864064A/ja active Pending
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