JPS62104172A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62104172A JPS62104172A JP24441785A JP24441785A JPS62104172A JP S62104172 A JPS62104172 A JP S62104172A JP 24441785 A JP24441785 A JP 24441785A JP 24441785 A JP24441785 A JP 24441785A JP S62104172 A JPS62104172 A JP S62104172A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
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- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
オフセット Ｓｏｌ／ＭＯＳ ＰＥＴにおいて、オフセ
ット部の底面付近にのみイオン注入を行い、チャネルの
モビリティを減少せずにバックチャネル形成を防止する
方法である。
ット部の底面付近にのみイオン注入を行い、チャネルの
モビリティを減少せずにバックチャネル形成を防止する
方法である。
本発明は半導体装置の製造方法に関するもので、さらに
詳しく言えば、ゲート下のチャネルのモビリティを減少
させずにバンクチャネルが形成されることの防止された
シリコン・オン・インシュレータｃｓｏ！＞ ＭＯＳ
ＦＥＴを製造する方法に関するものである。
詳しく言えば、ゲート下のチャネルのモビリティを減少
させずにバンクチャネルが形成されることの防止された
シリコン・オン・インシュレータｃｓｏ！＞ ＭＯＳ
ＦＥＴを製造する方法に関するものである。
［従来の技術〕
第３図の断面図に示されるＳｏｌ／ＭＯＳ ＦＥＴは知
られた構造であり、同図において、３１はシリコン基板
、３２は二酸化シリコン（５ｉＯ２）膜、３３は再゛
結晶化されたシリコン層、３４はｎ＋型領領域ソース、
ドレイン領域）、３５はｐ型頭域、３６はゲート酸化膜
、３７はゲート電極（Ｇ） 、ＳとＤはソース。
られた構造であり、同図において、３１はシリコン基板
、３２は二酸化シリコン（５ｉＯ２）膜、３３は再゛
結晶化されたシリコン層、３４はｎ＋型領領域ソース、
ドレイン領域）、３５はｐ型頭域、３６はゲート酸化膜
、３７はゲート電極（Ｇ） 、ＳとＤはソース。
ドレイン電極を示す。
上記した構造は公知のＳｏｌ技術で作られるもので、シ
リコン基板３１の表面を酸化してその上に多結晶もしく
は非品性シリコン（例えばポリシリコン）層を成長し、
それをエネルギービーム（例えばレーザビーム）で溶融
し再結晶化シリコン層３３とし、シリコン層３３にそれ
ぞれｎ型 とｐ型の不純物を拡散してソース、ドレイン
領域３４とｐ型頭域３５を形成する。
リコン基板３１の表面を酸化してその上に多結晶もしく
は非品性シリコン（例えばポリシリコン）層を成長し、
それをエネルギービーム（例えばレーザビーム）で溶融
し再結晶化シリコン層３３とし、シリコン層３３にそれ
ぞれｎ型 とｐ型の不純物を拡散してソース、ドレイン
領域３４とｐ型頭域３５を形成する。
第３図に示した再結晶化ＳＯＩ／ＭＯＳ ＰＥＴにおい
ては、トランジスタの底面に図にＸ印で示す反転層すな
わちバックチャネルが生じやすく、これがＳｏｌ／ＭＯ
Ｓ ＰＥＴのリーク電流の原因の一つとなっていた。よ
り詳しく説明すると、５ｉＯｚ １ｌｔ３２とｐ型頭域
３５の界面の電気的性質が不安定であり、界面準位が変
化し、電界が発生してソース領域とドレイン領域とがつ
ながり、ゲートがＯＦＦになっているときでもソース領
域とドレイン領域との間に電流が流れ、カットオフ特性
の良好なＳｏｌ／ ＭＯＳＦＥＴが得られない問題があ
る。
ては、トランジスタの底面に図にＸ印で示す反転層すな
わちバックチャネルが生じやすく、これがＳｏｌ／ＭＯ
Ｓ ＰＥＴのリーク電流の原因の一つとなっていた。よ
り詳しく説明すると、５ｉＯｚ １ｌｔ３２とｐ型頭域
３５の界面の電気的性質が不安定であり、界面準位が変
化し、電界が発生してソース領域とドレイン領域とがつ
ながり、ゲートがＯＦＦになっているときでもソース領
域とドレイン領域との間に電流が流れ、カットオフ特性
の良好なＳｏｌ／ ＭＯＳＦＥＴが得られない問題があ
る。
上記した問題を解決すべく、反転層が形成されるＳＯＩ
底面付近をエンハンス側（図示の例では十分なｐ型）に
ドーピングすることが提案されたが、反転を防止するに
十分な１０１２ｃｍ−２以上のオーダーの不純物注入を
行うと、ゲート電極３７の下のチャネル領域の結晶を破
壊し、モビリティが減少したり、しきい値電圧（ｖ−ｒ
Ｈ）制御が困難になるなどの問題が発生した。
底面付近をエンハンス側（図示の例では十分なｐ型）に
ドーピングすることが提案されたが、反転を防止するに
十分な１０１２ｃｍ−２以上のオーダーの不純物注入を
行うと、ゲート電極３７の下のチャネル領域の結晶を破
壊し、モビリティが減少したり、しきい値電圧（ｖ−ｒ
Ｈ）制御が困難になるなどの問題が発生した。
本発明はこのような点に鑑みて創作されたもので、ゲー
ト電極の下のチャネルのモビリティを減少させることな
くバックチャネル発生が防止された高耐圧ＳＯＩ／ＭＯ
Ｓ ＦＥＴを製造する方法を提供することを目的とする
。
ト電極の下のチャネルのモビリティを減少させることな
くバックチャネル発生が防止された高耐圧ＳＯＩ／ＭＯ
Ｓ ＦＥＴを製造する方法を提供することを目的とする
。
第１図は本発明実施例の断面図、第２図（ａ）ないしく
Ｑｌは本発明方法の工程の断面図で、これらの図におい
て、１１はシリコン基板、１２は５ｉ０２膜、１３はポ
リシリコン膜、１４は再結晶化シリコン膜、１５はゲー
ト酸化膜、１６はゲート電極、１７はｎ＋型のソース、
ドレイン領域、１８はオフセット部１８ａが形成された
ｐ帯領域、１９はオフセント部の上のｎ型領域である。
Ｑｌは本発明方法の工程の断面図で、これらの図におい
て、１１はシリコン基板、１２は５ｉ０２膜、１３はポ
リシリコン膜、１４は再結晶化シリコン膜、１５はゲー
ト酸化膜、１６はゲート電極、１７はｎ＋型のソース、
ドレイン領域、１８はオフセット部１８ａが形成された
ｐ帯領域、１９はオフセント部の上のｎ型領域である。
本発明においては、従来の底面付近のドーピングを５０
１全体にわたって行うのではなく、オフセット部１８ａ
を設け、このオフセット部１８ａの底面部分１９にのみ
不純物イオン注入を行うものである。
１全体にわたって行うのではなく、オフセット部１８ａ
を設け、このオフセット部１８ａの底面部分１９にのみ
不純物イオン注入を行うものである。
上記した方法によると、オフセット部１８ａの底面はｐ
＋型にドープされているので反転が防止されるし、ゲー
ト電極１６の下には反転防止のためのイオン注入がなさ
れていないので結晶の破壊がなくモビリティが減少しな
い。仮にゲート電極下の底面付近が反転しても、ドレイ
ン側とは短絡していないのでバックチャネルとはならな
い。
＋型にドープされているので反転が防止されるし、ゲー
ト電極１６の下には反転防止のためのイオン注入がなさ
れていないので結晶の破壊がなくモビリティが減少しな
い。仮にゲート電極下の底面付近が反転しても、ドレイ
ン側とは短絡していないのでバックチャネルとはならな
い。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
ｎチャネルＭＯＳ ＦＥＴを作る場合を例に本発明の方
法について説明する。
法について説明する。
第２図（ａ）参照：
シリコン基板１１の表面を通常の技術で酸化してＳＯＩ
の絶縁物となる５ｉ０２ｉｆ美１２を形成し、５ｉＯ２
１１Ａ１２の上に化学気相成長法（ＣＶＤ法）でＳＯＩ
のシリコンとなる多結晶もしくは非晶質シリコン例えば
多結晶シリコン（ポリシリコン）膜１３を０．５μｍの
厚さに成長する。
の絶縁物となる５ｉ０２ｉｆ美１２を形成し、５ｉＯ２
１１Ａ１２の上に化学気相成長法（ＣＶＤ法）でＳＯＩ
のシリコンとなる多結晶もしくは非晶質シリコン例えば
多結晶シリコン（ポリシリコン）膜１３を０．５μｍの
厚さに成長する。
第２図（ｂ）参照：
レーザビーム２１を照射してポリシリコン膜１３を再結
晶化し、結晶性の良好なシリコン膜１４を作る。
晶化し、結晶性の良好なシリコン膜１４を作る。
シリコン膜１４にはグレインバウンダリ （粒界）２２
が若干発生するが、それはシリコン膜１４にデバイスを
形成する支障とはならない。
が若干発生するが、それはシリコン膜１４にデバイスを
形成する支障とはならない。
第２図（Ｃ１参照：
シリコン膜１４を公知のホトエツチング技術でバターニ
ングし素子形成領域１４ａを作る。ｖＴＩ−１制御用の
ポロンイオン（Ｂ＋）のイオン注入を行って、素子形成
領域１４ａをｐ型にする。
ングし素子形成領域１４ａを作る。ｖＴＩ−１制御用の
ポロンイオン（Ｂ＋）のイオン注入を行って、素子形成
領域１４ａをｐ型にする。
第２図（ｄ）参照：
素子形成領域１４ａの表面を酸化してゲート酸化膜１５
を形成し、全面にポリシリコンを被着し、それをレジス
トマスク２３を用いてパターニングしてゲート電極１６
を作り、レジストマスク２３はそのまま残しておく。
を形成し、全面にポリシリコンを被着し、それをレジス
トマスク２３を用いてパターニングしてゲート電極１６
を作り、レジストマスク２３はそのまま残しておく。
次いで、ボロンイオン（Ｂ１）をＩ Ｘ １０１２ｃｍ
−２のドーズ量、１８０ ＫｅＶの加速エネルギーでイ
オン注入してバックチャネル防止用に底面の符号１９で
示す部分をｐ＋型にする。このとき、ゲート電極Ｉ６の
下方部分のｐ帯領域Ｉ８はそのままの状態、すなわち前
記したイオン注入の影響を受けない状態で残る。
−２のドーズ量、１８０ ＫｅＶの加速エネルギーでイ
オン注入してバックチャネル防止用に底面の符号１９で
示す部分をｐ＋型にする。このとき、ゲート電極Ｉ６の
下方部分のｐ帯領域Ｉ８はそのままの状態、すなわち前
記したイオン注入の影響を受けない状態で残る。
続いて、レジストマスク２３はそのままにして、オフセ
ット部１８ａを作るためりんイオン（ｐ＋）をＩ ＸＩ
Ｏ１２ｃｍ”−２のドーズ量、９０ＫｅＶの加速エネル
ギーでイオン注入して素子形成領域１４ａの表面付近領
域２０をｎ型にする。
ット部１８ａを作るためりんイオン（ｐ＋）をＩ ＸＩ
Ｏ１２ｃｍ”−２のドーズ量、９０ＫｅＶの加速エネル
ギーでイオン注入して素子形成領域１４ａの表面付近領
域２０をｎ型にする。
第２図（ｅ）参照ニ
レジストマスク２３を除去し、新たに塗布したレジスト
をソース、ドレイン領域形成のためにパターニングして
レジストマスク２４を作り、りんイオン（ｐ＋）を５
Ｘ １０ ” ｃｍ−２のドーズ量、１２０にｅＶの加
速エネルギーでイオン注入してソース。
をソース、ドレイン領域形成のためにパターニングして
レジストマスク２４を作り、りんイオン（ｐ＋）を５
Ｘ １０ ” ｃｍ−２のドーズ量、１２０にｅＶの加
速エネルギーでイオン注入してソース。
ドレイン領域１４を作る。
最後に、レジストマスク２４を除去し、通常の技術でソ
ース、ドレイン電極Ｓ、Ｄを形成して第１図に示すデバ
イスを完成する。
ース、ドレイン電極Ｓ、Ｄを形成して第１図に示すデバ
イスを完成する。
本発明者は、第１図のデバイス（チャネル長し＝３μ鋼
、チャネル幅Ｗ＝６０μｍ）を従来のものと比較して下
記のデータを得た。
、チャネル幅Ｗ＝６０μｍ）を従来のものと比較して下
記のデータを得た。
Ｂ＋のイオン注入
（Ｉ ＸＩＯ１２ｃｍ−２，１８０ＫｅＶ ）有
無 ゲート下イオン注入 有 無 リーク電流 約ＬｎＡ 約１１八以下 約１μ
Ａモビリテイ 約３００ 約６００
約６００（Ｃｍ２／ Ｖ、Ｓｅｃ ） ただし、リーク電流はソース、ドレイン間のリーク電流
を、また上記モビリティはゲート下モビリティをそれぞ
れ示す。
無 ゲート下イオン注入 有 無 リーク電流 約ＬｎＡ 約１１八以下 約１μ
Ａモビリテイ 約３００ 約６００
約６００（Ｃｍ２／ Ｖ、Ｓｅｃ ） ただし、リーク電流はソース、ドレイン間のリーク電流
を、また上記モビリティはゲート下モビリティをそれぞ
れ示す。
本発明においては、Ｂ１のイオン注入があり、ゲート下
イオン注入のない場合で、リーク電流の減少は著しい効
果かり、しかもモビリティは従来のゲート下イオン注入
有の場合の２倍、すなわちＢ＋のイオン注入をなさない
従来の場合とほぼ同じ値が得られた。
イオン注入のない場合で、リーク電流の減少は著しい効
果かり、しかもモビリティは従来のゲート下イオン注入
有の場合の２倍、すなわちＢ＋のイオン注入をなさない
従来の場合とほぼ同じ値が得られた。
以上述べてきたように、本発明によれば、ゲート下チャ
ネルのモビリティを減少させることなくバックチャネル
の形成が防止された高耐圧ＳＯＩ／ＭＯＳ ＦＥＴが得
られる効果がある。なお、上記の例はｎチャネルＭＯＳ
ＦＥＴの製造を例に説明したが、本発明の適用範囲は
その場合に限定されるものでない。
ネルのモビリティを減少させることなくバックチャネル
の形成が防止された高耐圧ＳＯＩ／ＭＯＳ ＦＥＴが得
られる効果がある。なお、上記の例はｎチャネルＭＯＳ
ＦＥＴの製造を例に説明したが、本発明の適用範囲は
その場合に限定されるものでない。
第１図は本発明実施例の断面図、
第２図（ａ）ないし＋８１は第１図の装置を製造する工
程を示す本発明工程断面図、 第３図は従来例断面図である。 第１図と第２図において、 １１はシリコン基板、 １２は ５ｉＯｚ膜、 １３はポリシリコン膜、 １４は再結晶化シリコン膜、 １４ａは素子形成領域、 １５はゲート酸化膜、 １６はゲート電極、 １７はソース、ドレイン領域、 １８はｐ型領域、 １８ａはオフセット部、 １９は底面のｐ＋型部分、 ２０はｎ型領域、 ２１はレーザビーム、 ２２はダレインバウンダリ、 ２３と２４はレジストマスクである。 本ｌ！萌焚漕例曲°面図 第１図 本整稍工程釘面■ 第２図 参売明工程を面図 第２図 決来例町ｌ」 第３図
程を示す本発明工程断面図、 第３図は従来例断面図である。 第１図と第２図において、 １１はシリコン基板、 １２は ５ｉＯｚ膜、 １３はポリシリコン膜、 １４は再結晶化シリコン膜、 １４ａは素子形成領域、 １５はゲート酸化膜、 １６はゲート電極、 １７はソース、ドレイン領域、 １８はｐ型領域、 １８ａはオフセット部、 １９は底面のｐ＋型部分、 ２０はｎ型領域、 ２１はレーザビーム、 ２２はダレインバウンダリ、 ２３と２４はレジストマスクである。 本ｌ！萌焚漕例曲°面図 第１図 本整稍工程釘面■ 第２図 参売明工程を面図 第２図 決来例町ｌ」 第３図
Claims (1)
- 【特許請求の範囲】 シリコン・オン・インシュレータＭＯＳ電界効果トラン
ジスタ（ＦＥＴ）の製造において、 絶縁物（１２）上の多結晶もしくは非晶質シリコン（１
３）を再結晶化したシリコン膜（１４）に素子形成領域
（１４ａ）を形成し、一導電型不純物を拡散した同領域
（１４ａ）上にゲート酸化膜（１５）を介してゲート電
極（１６）を形成する工程、素子形成領域（１４ａ）の
底面の部分（１９）を高不純物濃度の一導電型にする不
純物拡散をなし、引続き同領域（１４ａ）の表面を反対
導電型にする不純物拡散をなしオフセット部（１８ａ）
を形成する工程、および ソース領域、ドレイン領域を形成する反対導電型不純物
を高濃度に拡散する工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24441785A JPS62104172A (ja) | 1985-10-31 | 1985-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24441785A JPS62104172A (ja) | 1985-10-31 | 1985-10-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62104172A true JPS62104172A (ja) | 1987-05-14 |
Family
ID=17118351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24441785A Pending JPS62104172A (ja) | 1985-10-31 | 1985-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62104172A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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