JPS63114266A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63114266A JPS63114266A JP26094186A JP26094186A JPS63114266A JP S63114266 A JPS63114266 A JP S63114266A JP 26094186 A JP26094186 A JP 26094186A JP 26094186 A JP26094186 A JP 26094186A JP S63114266 A JPS63114266 A JP S63114266A
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- 238000004519 manufacturing process Methods 0.000 title claims description 13
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 9
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、ゲート電極を形成した後に１該ゲート電極の
上方から不純物イオンを打ち込むことにより、バックチ
ャネル防止用の不純物領域を形成することを特徴とする
。
上方から不純物イオンを打ち込むことにより、バックチ
ャネル防止用の不純物領域を形成することを特徴とする
。
本発明によればゲート電極の厚みを利用することにより
該ゲート電極の下方の絶縁膜／゛ト導体層の界面付近に
のみ不純物領域を形成することができるので、特別のマ
スクを必要としないで高耐圧のＳＯＩ／ＭＯＳＦＥＴを
容易に製造することができる。
該ゲート電極の下方の絶縁膜／゛ト導体層の界面付近に
のみ不純物領域を形成することができるので、特別のマ
スクを必要としないで高耐圧のＳＯＩ／ＭＯＳＦＥＴを
容易に製造することができる。
本発明は半導体装置の製造方法に関するものであり、更
に詳しく言えば高耐圧のＳＯＩ／ＭＯＳＦＥＴを形成す
る半導体装置の製造方法に関するものである。
に詳しく言えば高耐圧のＳＯＩ／ＭＯＳＦＥＴを形成す
る半導体装置の製造方法に関するものである。
第２図は従来の製造方法を説明するＳｏＩ／ＭＯＳＦＥ
Ｔ（７）断面図である。１はｓ１基板、２は５１０２膜
、３は多結晶５１層を再結晶化したＰ型Ｓ：Ｊｉｌ＋、
４はソース領域、５はドレイン領域、６はオフセット領
域に形成された低濃度領域、７はゲート酸化膜、８はゲ
ート電極である。また９はソース書ドレイン間のリーク
電流の原因となるバックチャネルを防止するために、ゲ
ート電極８の下方でＳｉ／５ｉＯｚの界面近くに形成さ
れた高濃度のｐ型領域である。
Ｔ（７）断面図である。１はｓ１基板、２は５１０２膜
、３は多結晶５１層を再結晶化したＰ型Ｓ：Ｊｉｌ＋、
４はソース領域、５はドレイン領域、６はオフセット領
域に形成された低濃度領域、７はゲート酸化膜、８はゲ
ート電極である。また９はソース書ドレイン間のリーク
電流の原因となるバックチャネルを防止するために、ゲ
ート電極８の下方でＳｉ／５ｉＯｚの界面近くに形成さ
れた高濃度のｐ型領域である。
ところで従来例の製造方法によれば、高濃度のＰ型領域
９は、ｐ型Ｓ＋層３の上方から、例えばポロンイオン（
Ｂ゛）を打ち込むことによって形成されるが、打ち込む
位こが深いため、ゲート電極８の下方に正確に形成する
ことが難しい。
９は、ｐ型Ｓ＋層３の上方から、例えばポロンイオン（
Ｂ゛）を打ち込むことによって形成されるが、打ち込む
位こが深いため、ゲート電極８の下方に正確に形成する
ことが難しい。
このためパックチャネルによるリーク電流を十分に抑え
ることができなかったり、あるいはＰ型領域９がドレイ
ン領域５や低濃度領域６に接近してこれらの領域との間
でｐ ｎＵｉ合が形成されて耐圧が低くなる場合があ
る。
ることができなかったり、あるいはＰ型領域９がドレイ
ン領域５や低濃度領域６に接近してこれらの領域との間
でｐ ｎＵｉ合が形成されて耐圧が低くなる場合があ
る。
本発明はかかる従来の問題点に鑑みて創作されたもので
あり、バックチャネルの確実な防止を同面とする高耐圧
のＳＯＩ／ＭＯＳＦＥＴを形成するごト導体装置の製造
方法の提供を目的とする。
あり、バックチャネルの確実な防止を同面とする高耐圧
のＳＯＩ／ＭＯＳＦＥＴを形成するごト導体装置の製造
方法の提供を目的とする。
本発明の半導体装置の製造方法は、絶縁膜トに一導電型
の多結晶又は非晶質の半導体層を形成する工程と、前記
半導体層を再結晶化する工程と、前記再結晶化半導体層
をパターニングして該半導体層を各ＭＯＳＦＥＴ形成領
域に分離する工程と１分離された再結晶化半導体層の表
面にゲート酸化膜を形成する工程と、前記ゲート酸化膜
上にゲート電極を形成する工程と、前記ゲート電極の下
方から一導電型の不純物イオンを打ち込み、該ゲート電
極の下方で前記絶縁膜と前記半導体層の界面付近に高濃
度の一導電型の不純物領域を形成する工程と、前記半導
体層にソース・ドレイン領域を形成するｒ程とを有する
ことを特徴とする。
の多結晶又は非晶質の半導体層を形成する工程と、前記
半導体層を再結晶化する工程と、前記再結晶化半導体層
をパターニングして該半導体層を各ＭＯＳＦＥＴ形成領
域に分離する工程と１分離された再結晶化半導体層の表
面にゲート酸化膜を形成する工程と、前記ゲート酸化膜
上にゲート電極を形成する工程と、前記ゲート電極の下
方から一導電型の不純物イオンを打ち込み、該ゲート電
極の下方で前記絶縁膜と前記半導体層の界面付近に高濃
度の一導電型の不純物領域を形成する工程と、前記半導
体層にソース・ドレイン領域を形成するｒ程とを有する
ことを特徴とする。
ｌＦｉ記ゲート１［極の上方から打ち込む不純物イオン
のエネルギーを、該ゲート電極の存在する領域を透過し
て注入された不純物イオンが半導体層／絶縁膜の界面付
近に留まるように調節しておく。
のエネルギーを、該ゲート電極の存在する領域を透過し
て注入された不純物イオンが半導体層／絶縁膜の界面付
近に留まるように調節しておく。
このときゲート：ｖ極の存在しない領域を介して注入さ
れた不純物イオンは、半導体層／絶縁膜の界面を超えて
絶縁膜中に注入される。
れた不純物イオンは、半導体層／絶縁膜の界面を超えて
絶縁膜中に注入される。
このようにして、ゲート電極の下方のみに自己整合的に
不純物イオンを注入するこことができるので、パックチ
ャネル防止用の高濃度の不純物領域を所定の位置に確実
に形成することができる。
不純物イオンを注入するこことができるので、パックチ
ャネル防止用の高濃度の不純物領域を所定の位置に確実
に形成することができる。
次に図を参照しながら本９．１ＪＪの実施例について説
ＩＪＩする。第１図は末完ＩＪＪの実施例に係る半導体
装置の製造方法を説明する図である。
ＩＪＩする。第１図は末完ＩＪＪの実施例に係る半導体
装置の製造方法を説明する図である。
（１）マずＳｉ基板１０（７）ｈにＪＩ厚Ｉ ＪＬｍ
（７） ５ｉ（ｂ膜１１を形成した後に０．４４ｍのポ
ロンドープの多結晶Ｓｉ層１２を減圧ＣＶＤ法で形成す
る（同図（ａ））。
（７） ５ｉ（ｂ膜１１を形成した後に０．４４ｍのポ
ロンドープの多結晶Ｓｉ層１２を減圧ＣＶＤ法で形成す
る（同図（ａ））。
（２）次いでレーザ光を多結晶Ｓｉ層１２に照射して溶
融し、再結晶化してｐ型Ｓｉ層１３を形成する。
融し、再結晶化してｐ型Ｓｉ層１３を形成する。
その後該Ｐ型Ｓｉ層１３をパターニングして各ＭＯ５Ｆ
ＥＴ形成領域分離する（同図（ｂ））。
ＥＴ形成領域分離する（同図（ｂ））。
なお以下の図においては、Ｓｉ基板１０は省略している
。
。
（３）同図（ｃ）に示すように、ｐ型Ｓｉ層１３を酸化
して膜厚５００人のゲー） ５ｉ０７膜１４を形成する
。
して膜厚５００人のゲー） ５ｉ０７膜１４を形成する
。
（４）次いで同図（ｄ）に示すように、膜厚０．４ルｍ
の多結晶５ｉＷ２を全面に形成した後にパターニングし
てゲート電極１５を形成する。このときオフセット型に
するため、ゲー） ５ｉ０２膜１４上の多結晶Ｓｉ膜の
一部は除去されている。
の多結晶５ｉＷ２を全面に形成した後にパターニングし
てゲート電極１５を形成する。このときオフセット型に
するため、ゲー） ５ｉ０２膜１４上の多結晶Ｓｉ膜の
一部は除去されている。
（５）次に同図（ｅ）に示すように、上方からダブルチ
ャージのポロンイオン（Ｂｔ） ｌ １８０ＫｅＶ、ｌ
Ｘｌ０”／ｃｍ２で注入する。このときＲＰはほぼ０．
８ ｐｍ 、 ΔＲｐは０．１４ｍである。
ャージのポロンイオン（Ｂｔ） ｌ １８０ＫｅＶ、ｌ
Ｘｌ０”／ｃｍ２で注入する。このときＲＰはほぼ０．
８ ｐｍ 、 ΔＲｐは０．１４ｍである。
これによりポロンイオンはゲート電極の下方のＳｉ／
Ｓ＋０２界面付近に注入される。一方、ゲート電極１５
の領域以外に打ち込まれたポロンイオンはＳｉ／５ｉ０
２界面を透過して５ｉ０２膜ｌｌ中に注入される。
Ｓ＋０２界面付近に注入される。一方、ゲート電極１５
の領域以外に打ち込まれたポロンイオンはＳｉ／５ｉ０
２界面を透過して５ｉ０２膜ｌｌ中に注入される。
（６）この後、同図（ｆ）に示すように、ソース・ドレ
イン形成用のイオン等を注入した後、熱処理を施すこと
により各注入イオンを活性化してｐ型領域１６．ソース
・ドレイン領域１７．１８および低濃度領域１９を形成
する。このようにして所定の高耐圧のＳＯＩ／ＭＯＳＦ
ＥＴが形成される。
イン形成用のイオン等を注入した後、熱処理を施すこと
により各注入イオンを活性化してｐ型領域１６．ソース
・ドレイン領域１７．１８および低濃度領域１９を形成
する。このようにして所定の高耐圧のＳＯＩ／ＭＯＳＦ
ＥＴが形成される。
以り説明したように、本発明の実施例によれば自己整合
的にゲート電極１５の下方のみにｐ型領域１６を形成す
ることができるので、該ｐ型領域１６がドレイン領域１
Ｂや低濃度領域１９に接近しすぎてｐ −ｎ接合が形成
され耐圧が低下することもない。
的にゲート電極１５の下方のみにｐ型領域１６を形成す
ることができるので、該ｐ型領域１６がドレイン領域１
Ｂや低濃度領域１９に接近しすぎてｐ −ｎ接合が形成
され耐圧が低下することもない。
またｐ型領域１９はゲート電極１５を利用して自己整合
的に形成されるので、特別のマスクを必要としない。
的に形成されるので、特別のマスクを必要としない。
なお実施例ではｎチャネルＭＯＳＦＥＴについて説明し
たが、ｐチャネルＭＯＳＦＥＴについても適用できるこ
とは明らかである。
たが、ｐチャネルＭＯＳＦＥＴについても適用できるこ
とは明らかである。
以上説明したように、本発明によればバックチャネルに
よるリーク電流防止用の不純物領域を自己整合的にゲー
ト電極の下方に確実に形成することができるので、高性
能で高耐圧のＳＯＩ／ＭＯＳＦＥＴの製造が容易となる
。
よるリーク電流防止用の不純物領域を自己整合的にゲー
ト電極の下方に確実に形成することができるので、高性
能で高耐圧のＳＯＩ／ＭＯＳＦＥＴの製造が容易となる
。
第１図は本発明の実施例に係る半導体装置の製造方法を
説明する断面図、 第２図は従来例に係る半導体装置の製造方法を説明する
断面図である。 （符号の説ＩＪ１） １．１０・・・５ｉＪＪｉ板。 ２．１１・・・Ｓ ｉ（ｈ ＩＮ！２．３．１３・・・
ｐ型Ｓｉ層、 ４．１７・・・ソース領域。 ５．１８・・・ドレイン領域。 ６．１９・・・低濃度領域。 ７．１４・・・ゲートＳ ｉ０２膜。 ８．１５・・・ゲート電極、 ９．１６・・・中間Ｃ度領域、 １２・・・ポロンドープ多結晶Ｓｉ層。
説明する断面図、 第２図は従来例に係る半導体装置の製造方法を説明する
断面図である。 （符号の説ＩＪ１） １．１０・・・５ｉＪＪｉ板。 ２．１１・・・Ｓ ｉ（ｈ ＩＮ！２．３．１３・・・
ｐ型Ｓｉ層、 ４．１７・・・ソース領域。 ５．１８・・・ドレイン領域。 ６．１９・・・低濃度領域。 ７．１４・・・ゲートＳ ｉ０２膜。 ８．１５・・・ゲート電極、 ９．１６・・・中間Ｃ度領域、 １２・・・ポロンドープ多結晶Ｓｉ層。
Claims (2)
- （１）絶縁膜上に一導電型の多結晶又は非晶質の半導体
層を形成する工程と、 前記半導体層を再結晶化する工程と、 前記再結晶化半導体層をパターニングして該半導体層を
各ＭＯＳＦＥＴ形成領域に分離する工程と、 分離された再結晶化半導体層の表面にゲート酸化膜を形
成する工程と、 前記ゲート酸化膜上にゲート電極を形成する工程と、 前記ゲート電極の上方から一導電型の不純物イオンを打
ち込み、該ゲート電極の下方で前記絶縁膜と前記半導体
層の界面付近に高濃度の一導電型の不純物領域を形成す
る工程と、前記半導体層にソース・ドレイン領域を形成
する工程とを有することを特徴とする半導体装置の製造
方法。 - （２）前記半導体層はシリコン層であることを特徴とす
る特許請求の範囲第１項に記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26094186A JPS63114266A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26094186A JPS63114266A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63114266A true JPS63114266A (ja) | 1988-05-19 |
| JPH0529149B2 JPH0529149B2 (ja) | 1993-04-28 |
Family
ID=17354904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26094186A Granted JPS63114266A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63114266A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4950618A (en) * | 1989-04-14 | 1990-08-21 | Texas Instruments, Incorporated | Masking scheme for silicon dioxide mesa formation |
| JPH02306665A (ja) * | 1989-05-20 | 1990-12-20 | Fujitsu Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126914A (en) * | 1980-03-11 | 1981-10-05 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1986
- 1986-10-31 JP JP26094186A patent/JPS63114266A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126914A (en) * | 1980-03-11 | 1981-10-05 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4950618A (en) * | 1989-04-14 | 1990-08-21 | Texas Instruments, Incorporated | Masking scheme for silicon dioxide mesa formation |
| JPH02306665A (ja) * | 1989-05-20 | 1990-12-20 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529149B2 (ja) | 1993-04-28 |
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