JPH02306665A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02306665A JPH02306665A JP1127501A JP12750189A JPH02306665A JP H02306665 A JPH02306665 A JP H02306665A JP 1127501 A JP1127501 A JP 1127501A JP 12750189 A JP12750189 A JP 12750189A JP H02306665 A JPH02306665 A JP H02306665A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要−・−・・・−・−一一−−−−−−−・−・−・
・・−・−・−４頁産業上の利用分野−・−一−−−−
−−−−−−−−−・−−−−−−一・−・−・ ６頁
従来の技術と発明が 解決しようとする課題−一−−−−−−・−−−−−−
−−−−７頁課題を解決するための手段−−−−−一−
−−−−・−９頁作用−・−・−・−・・−・−・・・
−−−−−−−−・−・−−−−−−−−−−−１３頁
実施例・−・・−・・・・・−−−−−−一−−・−−
一−−−−−−・−−−−一−−−・・−・−−−−−
−・ １５頁発明の効果−・・・・−・−・−・−・−
・−・−・−一−−−−・−−−−−−−−−−−２２
頁〔概 要〕 本発明はＳＯＩ基板に形成されたＭｏ３）ランジスタの
特性改善に関し、 ドレイン耐圧を低下させることなくバックチャネルの発
生を防止することを目的とし、本発明の第１である半導
体装置は ＳＯＩ基板に形成され、チャネル領域中の絶縁基板に隣
接する領域の不純物濃度分布が、ドレイン接合に隣接す
る部分よりも該ドレイン接合から隔たった部分に於いて
高くなっている構造のＭＯＳトランジスタを備えて構成
される。
・・−・−・−４頁産業上の利用分野−・−一−−−−
−−−−−−−−−・−−−−−−一・−・−・ ６頁
従来の技術と発明が 解決しようとする課題−一−−−−−−・−−−−−−
−−−−７頁課題を解決するための手段−−−−−一−
−−−−・−９頁作用−・−・−・−・・−・−・・・
−−−−−−−−・−・−−−−−−−−−−−１３頁
実施例・−・・−・・・・・−−−−−−一−−・−−
一−−−−−−・−−−−一−−−・・−・−−−−−
−・ １５頁発明の効果−・・・・−・−・−・−・−
・−・−・−一−−−−・−−−−−−−−−−−２２
頁〔概 要〕 本発明はＳＯＩ基板に形成されたＭｏ３）ランジスタの
特性改善に関し、 ドレイン耐圧を低下させることなくバックチャネルの発
生を防止することを目的とし、本発明の第１である半導
体装置は ＳＯＩ基板に形成され、チャネル領域中の絶縁基板に隣
接する領域の不純物濃度分布が、ドレイン接合に隣接す
る部分よりも該ドレイン接合から隔たった部分に於いて
高くなっている構造のＭＯＳトランジスタを備えて構成
される。
また、上記半導体装置の製造方法である本発明の第２で
は ＳＯＩ基板に、分布中心が絶縁基板との界面近傍になる
ように不純物をイオン注入してチャネル領域内に高濃度
領域を形成した後、ゲート電極を形成し、さらにゲート
電極に整合させてイオン注入によるＳ ／ Ｄ ｊＪｆ
域の形成が行われる。
は ＳＯＩ基板に、分布中心が絶縁基板との界面近傍になる
ように不純物をイオン注入してチャネル領域内に高濃度
領域を形成した後、ゲート電極を形成し、さらにゲート
電極に整合させてイオン注入によるＳ ／ Ｄ ｊＪｆ
域の形成が行われる。
更に、上記半導体装置の製造方法である本発明の第３で
は Ｓ／Ｄ領域のコンタクト電極を形成するポリＳｉ層に窓
を開け、窓孔の側壁に異方性エツチングを利用して側壁
を形成し、該側壁により限定される領域にイオン注入を
行ってチャネル領域内に高濃度領域を形成すると共に、
電極形成用ポリＳｉ層からの不純物拡散によってＭＯＳ
トランジスタのＳ／Ｄ領域を形成することが行われる。
は Ｓ／Ｄ領域のコンタクト電極を形成するポリＳｉ層に窓
を開け、窓孔の側壁に異方性エツチングを利用して側壁
を形成し、該側壁により限定される領域にイオン注入を
行ってチャネル領域内に高濃度領域を形成すると共に、
電極形成用ポリＳｉ層からの不純物拡散によってＭＯＳ
トランジスタのＳ／Ｄ領域を形成することが行われる。
本発明のＭｏＳトランジスタではチャネル領域の絶縁基
板に接する部分が高濃度化されているのでバックチャネ
ルの発生がなく、しかも、該高濃度領域はドレインに隣
接しないのでドレイン耐圧が低下することもない。
板に接する部分が高濃度化されているのでバックチャネ
ルの発生がなく、しかも、該高濃度領域はドレインに隣
接しないのでドレイン耐圧が低下することもない。
本発明は絶縁ゲート型電界効果トランジスタ（以下、通
称に従いＭｏ３）ランジスタと記す）のバックチャネル
発生防止に関わるものである。
称に従いＭｏ３）ランジスタと記す）のバックチャネル
発生防止に関わるものである。
通常のシリコン（Ｓ ｉ）基板に形成されたＭＯＳトラ
ンジスタは、Ｓ／Ｄ領域と基板の間に寄生容量が存在す
るため動作の高速化が阻害される。絶縁材料上に薄い素
子形成層を備えたＳｏ１基板に形成されたＭｏ３）ラン
ジスタでは、このような寄生容量が大幅に減少するので
、より高速の動作が可能となる。
ンジスタは、Ｓ／Ｄ領域と基板の間に寄生容量が存在す
るため動作の高速化が阻害される。絶縁材料上に薄い素
子形成層を備えたＳｏ１基板に形成されたＭｏ３）ラン
ジスタでは、このような寄生容量が大幅に減少するので
、より高速の動作が可能となる。
ＳＯＩ基板に形成されたＭｏ３）ランジスタの典型的な
構造が第４図に示されている。同図の４０はＳｔウェハ
、４１はＳｉ０ｇ層で、絶縁基板として機能するのはＳ
ｉ Ｏｚ層であるが、支持体であるＳｉウェハ上に設
けられた構造が通常のものである。
構造が第４図に示されている。同図の４０はＳｔウェハ
、４１はＳｉ０ｇ層で、絶縁基板として機能するのはＳ
ｉ Ｏｚ層であるが、支持体であるＳｉウェハ上に設
けられた構造が通常のものである。
素子形成層である単結晶Ｓｉ層４２は絶縁分離領域４３
で区画され、個々の素子形成領域にＭＯＳトランジスタ
が形成される。ＭＯ３Ｉ−ランジスタはチャネル領域４
４、ゲート電極４５、Ｓ／Ｄ領域４６で構成され、ゲー
ト電極とチャネル領域の間に設けられるゲート絶縁膜は
図では省略されている。
で区画され、個々の素子形成領域にＭＯＳトランジスタ
が形成される。ＭＯ３Ｉ−ランジスタはチャネル領域４
４、ゲート電極４５、Ｓ／Ｄ領域４６で構成され、ゲー
ト電極とチャネル領域の間に設けられるゲート絶縁膜は
図では省略されている。
ここでＳ／Ｄ領域が絶縁基板に隣接して形成されている
のは、既述したように寄生容量を減するためであるが、
かかる構造を採ることにより、バックチャネルの発生と
いう新たな問題が生じている。即ち、Ｓｉ／ＳｉＯ□界
面には電荷の蓄積が生じ易く、そのために絶縁基板に隣
接する領域にバックチャネルが形成され、図中に矢印で
示したようなリーク電流が発生する。
のは、既述したように寄生容量を減するためであるが、
かかる構造を採ることにより、バックチャネルの発生と
いう新たな問題が生じている。即ち、Ｓｉ／ＳｉＯ□界
面には電荷の蓄積が生じ易く、そのために絶縁基板に隣
接する領域にバックチャネルが形成され、図中に矢印で
示したようなリーク電流が発生する。
（従来の技術と発明が解決しようとする課題〕チャネル
は絶縁層中の電荷によって発生した導電型反転層である
から、不純物濃度を高めれば反転が起こり難くなる。バ
ックチャネルも高濃度化によって防止することが出来る
。例えば特開昭５８−６４０６４号公報には、ＳＯＩ基
板上のＭＯ３Ｉ−ランジスタのチャネル領域に３段階の
深さでイオン注入を行う処理が開示されているが、その
中、絶縁基板付近に到達する注入はハシクチャネルの発
生を抑止するためのものである。また、特開昭６０＝２
２０４２５号公報にもイオン注入によって同種トランジ
スタのハックチャネル発生を抑止する技術が開示されて
いる。
は絶縁層中の電荷によって発生した導電型反転層である
から、不純物濃度を高めれば反転が起こり難くなる。バ
ックチャネルも高濃度化によって防止することが出来る
。例えば特開昭５８−６４０６４号公報には、ＳＯＩ基
板上のＭＯ３Ｉ−ランジスタのチャネル領域に３段階の
深さでイオン注入を行う処理が開示されているが、その
中、絶縁基板付近に到達する注入はハシクチャネルの発
生を抑止するためのものである。また、特開昭６０＝２
２０４２５号公報にもイオン注入によって同種トランジ
スタのハックチャネル発生を抑止する技術が開示されて
いる。
これらの先行技術によって形成されるＭＯＳトランジス
タの断面構造を模式的に図示すると第５図のようなもの
になる。チャネル領域は通常の濃度の領域４４と高濃度
化された領域４７から成り、高濃度領域４７はＳｉＯ□
層４１に隣接して形成されている。また、４５はゲート
電極、４６はＳ／Ｄ領域である。
タの断面構造を模式的に図示すると第５図のようなもの
になる。チャネル領域は通常の濃度の領域４４と高濃度
化された領域４７から成り、高濃度領域４７はＳｉＯ□
層４１に隣接して形成されている。また、４５はゲート
電極、４６はＳ／Ｄ領域である。
第５図の構造のトランジスタではハシクチャネルの発生
は防止されるが、例えばｐ゛である領域４７とｎ゛であ
るＳ／Ｄ領域４６が隣接しているため、チャネル／ドレ
イン間の接合の逆方向耐圧が極めて低いものになる。具
体的に言うと、ｎ＋は十分に高濃度として、ｐ領域の不
純物濃度がｌＸｌ０”ｃｍ−”であれば約５０Ｖの耐圧
を示すのに対し、２ＸＩＯ”ｃｍ−３のｐ″領域の間の
耐圧はＩＯＶ以下となる。
は防止されるが、例えばｐ゛である領域４７とｎ゛であ
るＳ／Ｄ領域４６が隣接しているため、チャネル／ドレ
イン間の接合の逆方向耐圧が極めて低いものになる。具
体的に言うと、ｎ＋は十分に高濃度として、ｐ領域の不
純物濃度がｌＸｌ０”ｃｍ−”であれば約５０Ｖの耐圧
を示すのに対し、２ＸＩＯ”ｃｍ−３のｐ″領域の間の
耐圧はＩＯＶ以下となる。
Ｍ ＯＳ型集積回路では電源のノイズや基板バイアス印
加への配慮から、素子特性として電源電圧の２倍の耐圧
が要求されるのが通常であるから、電源電圧５■に対し
て耐圧１０Ｖ以下では不十分である。
加への配慮から、素子特性として電源電圧の２倍の耐圧
が要求されるのが通常であるから、電源電圧５■に対し
て耐圧１０Ｖ以下では不十分である。
本発明の目的はバックチャネルの発生が防止され且つド
レイン耐圧が十分に高い構造のＭＯＳトランジスタを提
供すること及びそのような構造を実現する製造方法を提
供することである。
レイン耐圧が十分に高い構造のＭＯＳトランジスタを提
供すること及びそのような構造を実現する製造方法を提
供することである。
上記目的を達成するため、
本発明のＳＯＩ基板に形成されたＭＯＳ）ランジスタは
ＳＯＩ基板に形成され、チャネル領域中の絶縁基板に隣
接する領域の不純物濃度分布が、ドレイン接合に隣接す
る部分よりも該ドレイン接合がら隔たった部分に於いて
高くなっている構造を備えており、 上記ＭＯＳトランジスタの製造方法である本発明の製造
方法の第１では 絶縁基板上の一方導電型の半導体層上にイオン注入のマ
スクとなる層を設け、該層に窓を開ける工程、 該層を通して、不純物分布中心が前記絶縁材料／半導体
層界面に略一致するように、一方導電型の不純物をイオ
ン注入する工程、 前記半導体層表面の付着物を除去し、熱酸化によって前
記トランジスタのゲート絶縁膜となる酸化膜を形成する
工程、 前記ゲー）！！縁膜上に、前記イオン注入領域に整合さ
せてゲート電極を形成する工程、および前記ゲート電極
をマスクとして、前記半導体層に他方導電型の不純物を
イオン注入し、活性化処理ヲ行って前記トランジスタの
ソース／ドレイン領域を形成する工程 が包含され、 更に、上記ＭＯ３）ランジスタの製造方法である本発明
の製造方法の第１では 絶縁基板上の一方導電型の半導体層上に、他方導電型の
不純物を含む多結晶シリコンまたは該多結晶シリコンな
らびに金属シリサイドから成る電極層を堆積形成する工
程、 前記電極層上に二酸化シリコン（ＳｉＯｚ）層を堆積形
成する工程、 前記Ｓ ｉ Ｏｚ層および前記電極層を貫通する窓を開
ける工程、 前記窓が開けられた基板全面にＳ ｉ Ｏｚ層を堆積し
、異方性エツチングを施して前記窓の側壁に堆積された
ＳｉＯ□層を残すと共に前記窓内に前記半導体層を露出
させる工程、 前記露出した半導体層表面に、熱酸化によって前記トラ
ンジスタのゲート絶縁膜となる酸化膜を形成する工程、 前記電極層および前記窓側壁に残されたＳｉＯ□層をマ
スクとして、不純物分布中心が前記絶縁材料／半導体層
界面に略一致するように、−力場電型の不純物をイオン
注入する工程、 前記イオン注入を行った基板を熱処理し、前記注入され
た不純物を活性化すると共に前記多結晶シリコン中の他
方導電型不純物を前記半導体層に拡散させる工程、およ
び 。
接する領域の不純物濃度分布が、ドレイン接合に隣接す
る部分よりも該ドレイン接合がら隔たった部分に於いて
高くなっている構造を備えており、 上記ＭＯＳトランジスタの製造方法である本発明の製造
方法の第１では 絶縁基板上の一方導電型の半導体層上にイオン注入のマ
スクとなる層を設け、該層に窓を開ける工程、 該層を通して、不純物分布中心が前記絶縁材料／半導体
層界面に略一致するように、一方導電型の不純物をイオ
ン注入する工程、 前記半導体層表面の付着物を除去し、熱酸化によって前
記トランジスタのゲート絶縁膜となる酸化膜を形成する
工程、 前記ゲー）！！縁膜上に、前記イオン注入領域に整合さ
せてゲート電極を形成する工程、および前記ゲート電極
をマスクとして、前記半導体層に他方導電型の不純物を
イオン注入し、活性化処理ヲ行って前記トランジスタの
ソース／ドレイン領域を形成する工程 が包含され、 更に、上記ＭＯ３）ランジスタの製造方法である本発明
の製造方法の第１では 絶縁基板上の一方導電型の半導体層上に、他方導電型の
不純物を含む多結晶シリコンまたは該多結晶シリコンな
らびに金属シリサイドから成る電極層を堆積形成する工
程、 前記電極層上に二酸化シリコン（ＳｉＯｚ）層を堆積形
成する工程、 前記Ｓ ｉ Ｏｚ層および前記電極層を貫通する窓を開
ける工程、 前記窓が開けられた基板全面にＳ ｉ Ｏｚ層を堆積し
、異方性エツチングを施して前記窓の側壁に堆積された
ＳｉＯ□層を残すと共に前記窓内に前記半導体層を露出
させる工程、 前記露出した半導体層表面に、熱酸化によって前記トラ
ンジスタのゲート絶縁膜となる酸化膜を形成する工程、 前記電極層および前記窓側壁に残されたＳｉＯ□層をマ
スクとして、不純物分布中心が前記絶縁材料／半導体層
界面に略一致するように、−力場電型の不純物をイオン
注入する工程、 前記イオン注入を行った基板を熱処理し、前記注入され
た不純物を活性化すると共に前記多結晶シリコン中の他
方導電型不純物を前記半導体層に拡散させる工程、およ
び 。
前記ゲート絶縁膜上に、前記イオン注入領域に整合させ
てゲート電極を形成する工程 が包含される。
てゲート電極を形成する工程 が包含される。
上記手段の概略の要点を述べると以下のようになる。
本発明の第１である半導体装置は
前記ＭＯ３）ランジスタの、絶縁基板に隣接する部分の
チャネル領域の不純物濃度を高くし、且つ該高濃度領域
はドレイン領域には隣接しない構造を備えて構成される
。
チャネル領域の不純物濃度を高くし、且つ該高濃度領域
はドレイン領域には隣接しない構造を備えて構成される
。
また、上記半導体装置の第１の製造方法ではＳＯＩ基板
に、分布中心が絶縁基板との界面近傍になるように不純
物をイオン注入してチャネル領域内に高濃度領域を形成
した後、ゲート電極を形成し、さらにゲート電極に整合
させてイオン注入によるＳ ／ Ｄ ６ｉ域の形成が行
われる。
に、分布中心が絶縁基板との界面近傍になるように不純
物をイオン注入してチャネル領域内に高濃度領域を形成
した後、ゲート電極を形成し、さらにゲート電極に整合
させてイオン注入によるＳ ／ Ｄ ６ｉ域の形成が行
われる。
更に、上記半導体装置の第２の製造方法ではＳ／Ｄ領域
のコンタクト電極を形成するポリＳｉ層に窓を開け、窓
孔の側壁に異方性エツチングを利用して側壁を形成し、
該側壁により限定される領域にイオン注入を行ってチャ
ネル領域内に高濃度領域を形成すると共に、電極形成用
ポリＳｉ層からの不純物拡散によってＭＯＳ）ランジス
タのＳ／Ｄ領域を形成することが行われる。
のコンタクト電極を形成するポリＳｉ層に窓を開け、窓
孔の側壁に異方性エツチングを利用して側壁を形成し、
該側壁により限定される領域にイオン注入を行ってチャ
ネル領域内に高濃度領域を形成すると共に、電極形成用
ポリＳｉ層からの不純物拡散によってＭＯＳ）ランジス
タのＳ／Ｄ領域を形成することが行われる。
（作 用〕
第１図に本発明のＭＯ３Ｉ−ランジスタの断面構′造が
模式的に示されている。典型的な材料を例示して説明す
ると、同図に於いて１は基板として機能するＳｉＯ□層
、２は単結晶Ｓｉの素子形成層、３は５ｉＯｚである分
離領域、４はチャネル領域、５はゲート電極、６はＳ
／ Ｄ ９ｉ域である。
模式的に示されている。典型的な材料を例示して説明す
ると、同図に於いて１は基板として機能するＳｉＯ□層
、２は単結晶Ｓｉの素子形成層、３は５ｉＯｚである分
離領域、４はチャネル領域、５はゲート電極、６はＳ
／ Ｄ ９ｉ域である。
本発明の特徴的な構造はチャネル領域に高濃度領域７が
設けられている点にあり、該高濃度領域がバックチャネ
ル生成を抑制することは第５図のＭＯＳ）ランジスタと
同様であるが、本発明ではこれがドレインに接していな
いことから、ドレイン接合の逆方向耐圧を低下させるこ
とがな（、必要なドレイン耐圧を得ることが容易となる
。
設けられている点にあり、該高濃度領域がバックチャネ
ル生成を抑制することは第５図のＭＯＳ）ランジスタと
同様であるが、本発明ではこれがドレインに接していな
いことから、ドレイン接合の逆方向耐圧を低下させるこ
とがな（、必要なドレイン耐圧を得ることが容易となる
。
第１図では高濃度領域７の輪郭が明らかであるように描
かれているが、不純物濃度の分布は現実には連続的に変
化するものであり、特定の値を指定して境界面を設定し
ない限り、高濃度領域の範囲を指定することはできない
。ところが、不純物分布が濃度勾配を持つ場合には逆方
向耐圧は相応の値を示すことになるから、前記高濃度領
域が不明確であっても、接合隣接部より遠隔領域の方が
高濃度であれば、ドレイン耐圧の向上という上記作用が
見られることになる。
かれているが、不純物濃度の分布は現実には連続的に変
化するものであり、特定の値を指定して境界面を設定し
ない限り、高濃度領域の範囲を指定することはできない
。ところが、不純物分布が濃度勾配を持つ場合には逆方
向耐圧は相応の値を示すことになるから、前記高濃度領
域が不明確であっても、接合隣接部より遠隔領域の方が
高濃度であれば、ドレイン耐圧の向上という上記作用が
見られることになる。
本発明の製造方法では、チャネル領域の不純物濃度を選
択的に高めるため、限定された範囲に限定された深さの
イオン注入を行っているので、ドレイン接合に隣接する
部分の不純物濃度を高めることなく、ハックチャネル防
止に有効な高濃度化を行うことが可能となる。
択的に高めるため、限定された範囲に限定された深さの
イオン注入を行っているので、ドレイン接合に隣接する
部分の不純物濃度を高めることなく、ハックチャネル防
止に有効な高濃度化を行うことが可能となる。
本発明の半導体装置の実施例は、その製造方法の実施例
を説明することにより明らかとなるものであるから、以
下、製造方法の実施例を説明する。
を説明することにより明らかとなるものであるから、以
下、製造方法の実施例を説明する。
第２図は請求項（２）に対応する製造方法の工程を模式
的に示す断面図である。以下、同図を参照しながら、こ
の実施例を説明する。
的に示す断面図である。以下、同図を参照しながら、こ
の実施例を説明する。
（ａ）図は５ｉＯｚ基板１０とＰ型Ｓｉ層１１から成る
Ｓ○Ｉ基板のＳｉ層表面を熱酸化して、厚さ２００人の
５ｉＯｚ膜１２を形成した状態を示す。このＳｏｌ基板
は表面を酸化した２枚の単結晶Ｓｉウェハを貼り合わせ
、一方の厚みを減することによって形成するのが通常で
あるが、他の方法によって形成されたものであっても良
い。本実施例ではこのｐ型Ｓｉ層の厚さは１．０μｍ、
比抵抗は１０Ω・ｃｍである。なお、ＳｉＯ□基板は機
械的強度を確保するためＳｉウェハに固着した形で用い
られるのが通常であるが、これは本発明の要件ではなく
、図では省略されている。
Ｓ○Ｉ基板のＳｉ層表面を熱酸化して、厚さ２００人の
５ｉＯｚ膜１２を形成した状態を示す。このＳｏｌ基板
は表面を酸化した２枚の単結晶Ｓｉウェハを貼り合わせ
、一方の厚みを減することによって形成するのが通常で
あるが、他の方法によって形成されたものであっても良
い。本実施例ではこのｐ型Ｓｉ層の厚さは１．０μｍ、
比抵抗は１０Ω・ｃｍである。なお、ＳｉＯ□基板は機
械的強度を確保するためＳｉウェハに固着した形で用い
られるのが通常であるが、これは本発明の要件ではなく
、図では省略されている。
ｐ型Ｓｉ層１１の表面に形成されたＳ ｉ Ｏｚ膜１２
は、次工程で塗布されるレジストからの汚染を防ぐと共
に、イオン注入に於けるチャンネリングの発生を抑止す
るものであるが、Ｓｉ層中の不純物をゲッターすること
や注入の衝撃から結晶を保護する意味も持っている。
は、次工程で塗布されるレジストからの汚染を防ぐと共
に、イオン注入に於けるチャンネリングの発生を抑止す
るものであるが、Ｓｉ層中の不純物をゲッターすること
や注入の衝撃から結晶を保護する意味も持っている。
次いで（ｂ）図の如く、表面にフォトレジスト１３を塗
布し、ＭＯＳトランジスタのゲート電極形成位置に中心
を合わせて、寸法りの窓を開ける。ＤとＭＯＳトランジ
スタのゲート長との関係は後で説明するが、ここではＤ
＝０．５μｍとする。これに加速電圧３０〜４０Ｋｅ
ＶでＢ゛をイオン注入する。
布し、ＭＯＳトランジスタのゲート電極形成位置に中心
を合わせて、寸法りの窓を開ける。ＤとＭＯＳトランジ
スタのゲート長との関係は後で説明するが、ここではＤ
＝０．５μｍとする。これに加速電圧３０〜４０Ｋｅ
ＶでＢ゛をイオン注入する。
ドース量は３ Ｘｌ０１３ｃｍ−２である。このイオン
注入ではレジストがマスクとなって、Ｓｉ層へのン主人
は窓の部分だけに行われ、注入されたＢの分布領域１４
の深さはＳｉ／Ｓｉ○２界面にはヌー敗する（（Ｃ）図
参照）。
注入ではレジストがマスクとなって、Ｓｉ層へのン主人
は窓の部分だけに行われ、注入されたＢの分布領域１４
の深さはＳｉ／Ｓｉ○２界面にはヌー敗する（（Ｃ）図
参照）。
表面のフォトレジストを除去し、ＳｉＣ２膜も一旦除去
して、９００〜９５０°Ｃの塩酸酸化によりＳｉ層表面
にゲート絶縁膜（ＳｉＯ２）１５を形成する。この熱処
理で、注入されたＢが活性化され、（ｄ）図に示される
ように、ｐ″領域１６が形作られる。既に述べたように
、このｐ″領域輪郭を示す線は便宜的に描いたものであ
り、母体領域に比べ数倍乃至１桁以上高濃度の領域を示
すものである。
して、９００〜９５０°Ｃの塩酸酸化によりＳｉ層表面
にゲート絶縁膜（ＳｉＯ２）１５を形成する。この熱処
理で、注入されたＢが活性化され、（ｄ）図に示される
ように、ｐ″領域１６が形作られる。既に述べたように
、このｐ″領域輪郭を示す線は便宜的に描いたものであ
り、母体領域に比べ数倍乃至１桁以上高濃度の領域を示
すものである。
以上の処理を行った後、ＣＶＤ法などの通常の方法によ
って長さ０．８μｍのゲート電極１７を形成する。材料
は多結晶Ｓｉ（ポリＳｉ）或いはポリＳｉと金属シリサ
イドを積層したものである。ゲート電極の形成位置は、
（ｂ）図の選択注入用窓と中心を一致させることになる
が、このような位置合わせは同じ位置合わせマークに対
して整合させることで、必要な精度を出すことができる
。最近の位置合わせ技術では、レチクルマスクを用いる
繰り返し焼きつけで、０．０３μｍ以内の位置合わせ精
度が得られている。
って長さ０．８μｍのゲート電極１７を形成する。材料
は多結晶Ｓｉ（ポリＳｉ）或いはポリＳｉと金属シリサ
イドを積層したものである。ゲート電極の形成位置は、
（ｂ）図の選択注入用窓と中心を一致させることになる
が、このような位置合わせは同じ位置合わせマークに対
して整合させることで、必要な精度を出すことができる
。最近の位置合わせ技術では、レチクルマスクを用いる
繰り返し焼きつけで、０．０３μｍ以内の位置合わせ精
度が得られている。
続いて、ゲート電極をマスクとする選択イオン注入と熱
処理により、（ｅ）図の如＜ Ｓ／Ｄ領域１８が形成さ
れ、ＭＯ３Ｉ−ランジスタが実現する。注入するイオン
はＡｓ”で、処理条件は、加速電圧が６０ＫｅＶ、ドー
ズ量５ Ｘ１０１５ｃｍ−”である。
処理により、（ｅ）図の如＜ Ｓ／Ｄ領域１８が形成さ
れ、ＭＯ３Ｉ−ランジスタが実現する。注入するイオン
はＡｓ”で、処理条件は、加速電圧が６０ＫｅＶ、ドー
ズ量５ Ｘ１０１５ｃｍ−”である。
（ｂ）図に示された窓の寸法りはゲート長りに対し次の
ように設定される。高濃度のＳ ／ Ｄ Ｓｉ域はゲー
ト電極をマスクにして形成されるが、活性化処理の際の
横方向拡散が０．１μｍ程度見込まれるので、ＬとＤの
差を０．２〜０．３μｍ以上にとる。上記実施例ではゲ
ート電極の長さを０．８μｍ、窓の寸法りを０．５μｍ
としている。
ように設定される。高濃度のＳ ／ Ｄ Ｓｉ域はゲー
ト電極をマスクにして形成されるが、活性化処理の際の
横方向拡散が０．１μｍ程度見込まれるので、ＬとＤの
差を０．２〜０．３μｍ以上にとる。上記実施例ではゲ
ート電極の長さを０．８μｍ、窓の寸法りを０．５μｍ
としている。
本発明の基本的な考えは、チャネル領域に形成した高濃
度領域がＳ ／ Ｄ Ｓｉ域とｐ／ｎ接合を作るのを避
けるということであり、上記寸法では、平面図を想定す
れば窓の形状とＳ ／ Ｄ ｊＪｆ域とかは＼隣接する
ことになるが、（ｄ）図に示されるようにＳ／Ｄ領域は
５ｉＯｚ基板との界面付近では若干後方に退いており、
高濃度領域に接することはない。
度領域がＳ ／ Ｄ Ｓｉ域とｐ／ｎ接合を作るのを避
けるということであり、上記寸法では、平面図を想定す
れば窓の形状とＳ ／ Ｄ ｊＪｆ域とかは＼隣接する
ことになるが、（ｄ）図に示されるようにＳ／Ｄ領域は
５ｉＯｚ基板との界面付近では若干後方に退いており、
高濃度領域に接することはない。
更に言えば、板金チャネル領域へのイオン注入の境界が
Ｓ ／ Ｄ 領域に接することがあっても、その後の熱
処理によって注入された不純物の濃度分布は傾きを有す
るものになることから、耐圧が極端に低下したｐ／ｎ接
合が形成されることはない。
Ｓ ／ Ｄ 領域に接することがあっても、その後の熱
処理によって注入された不純物の濃度分布は傾きを有す
るものになることから、耐圧が極端に低下したｐ／ｎ接
合が形成されることはない。
以上で本発明の製造方法の一つの実施例の説明を終わり
、請求項（３）に相当する他の製造方法の実施例を説明
する。以下、参照されるのは第３図であり、単に（ａ）
図と記された場合は第３図（ａ）を意味する。この製造
方法はチャネル領域内の高濃度化領域とゲート電極の位
置を自己整合的に一致させるものである。
、請求項（３）に相当する他の製造方法の実施例を説明
する。以下、参照されるのは第３図であり、単に（ａ）
図と記された場合は第３図（ａ）を意味する。この製造
方法はチャネル領域内の高濃度化領域とゲート電極の位
置を自己整合的に一致させるものである。
先ず（ａ）図を参照するに、ＳｉＯ□基板１０とｐ型Ｓ
ｉ層１１は上記実施例と同じである。このＳｉ層上にポ
リＳｉ層２１をＣＶＤ法で２０００〜３０００人の厚さ
に堆積し、Ｐを拡散して面抵抗２０Ω／四程度の不純物
濃度とする。これは後にＳ／Ｄ領域形成の不純物源とす
るための処理である。このポリＳｉも金属シリサイドと
の積層構造とすることが可能であるが、以下の説明では
ポリＳｉとする。
ｉ層１１は上記実施例と同じである。このＳｉ層上にポ
リＳｉ層２１をＣＶＤ法で２０００〜３０００人の厚さ
に堆積し、Ｐを拡散して面抵抗２０Ω／四程度の不純物
濃度とする。これは後にＳ／Ｄ領域形成の不純物源とす
るための処理である。このポリＳｉも金属シリサイドと
の積層構造とすることが可能であるが、以下の説明では
ポリＳｉとする。
また、不純物導入はイオン注入で行ってもよく、Ｐ゛を
注入する場合は加速電圧５０ＫｅＶ、ドーズ量５ ＸＩ
Ｏ”ｃｍ−”、Ａｓ”″を注入する場合は加速電圧６０
ＫｅＶで同じドーズ量とする。
注入する場合は加速電圧５０ＫｅＶ、ドーズ量５ ＸＩ
Ｏ”ｃｍ−”、Ａｓ”″を注入する場合は加速電圧６０
ＫｅＶで同じドーズ量とする。
その上に低温ＣＶＤ法（処理温度４００°Ｃ）テ２００
人のＳｉＯ□膜２２を被着形成し、ＭＯＳ）ランジスタ
のゲート電極形成位置に窓を開ける。この窓の寸法Ｌ′
は、工程の進捗に伴って明らかになるように、ゲート電
極のゲート絶縁膜上の長さにはり一致するものである。
人のＳｉＯ□膜２２を被着形成し、ＭＯＳ）ランジスタ
のゲート電極形成位置に窓を開ける。この窓の寸法Ｌ′
は、工程の進捗に伴って明らかになるように、ゲート電
極のゲート絶縁膜上の長さにはり一致するものである。
これに上記の低温ＣＶＤ法で２０００人のＳｉｎ２層を
全面に堆積し、異方性のエツチング法であるＲＩＥによ
ってエッチバックを施すと平面上に堆積したＳｉＯ□層
は除去され、（ｂ）図の如く、窓の垂直側壁に堆積した
５ｉＯｚ２３が厚みを殆ど減することなく残される。そ
の結果、窓の開口寸法Ｄ′はＬ′から０．３〜０．４
μｍだけ減少したものとなる。
全面に堆積し、異方性のエツチング法であるＲＩＥによ
ってエッチバックを施すと平面上に堆積したＳｉＯ□層
は除去され、（ｂ）図の如く、窓の垂直側壁に堆積した
５ｉＯｚ２３が厚みを殆ど減することなく残される。そ
の結果、窓の開口寸法Ｄ′はＬ′から０．３〜０．４
μｍだけ減少したものとなる。
このエッチバック処理の終点検出は単結晶Ｓｉ層の表出
によるのであるが、ポリＳｉ層の上には最初に被着した
Ｓ ｉ Ｏｚ膜２２が存在するから、単結晶Ｓｉ層の表
出前にポリＳｉ層の表面が現れることはなく、意図した
通りに窓を開けることが可能である。
によるのであるが、ポリＳｉ層の上には最初に被着した
Ｓ ｉ Ｏｚ膜２２が存在するから、単結晶Ｓｉ層の表
出前にポリＳｉ層の表面が現れることはなく、意図した
通りに窓を開けることが可能である。
続いて（Ｃ）図の如く、これに加速電圧３０〜４０Ｋｅ
■でＢ＋をイオン注入する。ドーズ量は３Ｘ１０１３ｃ
ｍ−”である。このイオン注入ではポリＳｉ層２１と側
壁２３がマスクとなって、Ｓｉ層への注入は窓の部分だ
けに行われ、注入されたＢの分布中心の深さはＳｉ／Ｓ
ｊＯ□界面にはり一致する。図に符号１４で示された部
分が注入不純物分布領域である。
■でＢ＋をイオン注入する。ドーズ量は３Ｘ１０１３ｃ
ｍ−”である。このイオン注入ではポリＳｉ層２１と側
壁２３がマスクとなって、Ｓｉ層への注入は窓の部分だ
けに行われ、注入されたＢの分布中心の深さはＳｉ／Ｓ
ｊＯ□界面にはり一致する。図に符号１４で示された部
分が注入不純物分布領域である。
このあたりの状況は説明法の実施例と同様であるが、チ
ャンネリングを避けるために傾けて注入するなどの配慮
は必要である。注入するイオンをＢ Ｆ ｚ＋にするこ
とも有効である。
ャンネリングを避けるために傾けて注入するなどの配慮
は必要である。注入するイオンをＢ Ｆ ｚ＋にするこ
とも有効である。
ここでポリＳｉ層の窓の側壁であるＳ ｉ Ｏ２とポリ
Ｓｉ層上に残っているＳｉｎ、膜を一旦除去し、（ｄ）
図の如り９００〜９５０°Ｃの塩酸酸化でゲート絶縁膜
勿あるＳ ｉ Ｏｚ膜２４を形成する。膜厚は素子の設
計値に合わせるが、例えば２００人とする。この熱酸化
はポリＳｉ表面では単結晶表面よりも速やかに進行し、
４００〜５００人の厚さになるので、後続工程で該酸化
膜上に形成されるゲート電極とポリＳｉ層間の必要な絶
縁耐圧は得られる。
Ｓｉ層上に残っているＳｉｎ、膜を一旦除去し、（ｄ）
図の如り９００〜９５０°Ｃの塩酸酸化でゲート絶縁膜
勿あるＳ ｉ Ｏｚ膜２４を形成する。膜厚は素子の設
計値に合わせるが、例えば２００人とする。この熱酸化
はポリＳｉ表面では単結晶表面よりも速やかに進行し、
４００〜５００人の厚さになるので、後続工程で該酸化
膜上に形成されるゲート電極とポリＳｉ層間の必要な絶
縁耐圧は得られる。
ゲート酸化膜形成時の熱処理によって注入されたＢは活
性化され、ｐ＋領域２５が形成される。ｐ゛領域２５を
示す輪郭線の意味は既に述べた通りである。本実施例で
は同時にポリＳｉからのｎ型不純物の拡散が進行し、単
結晶Ｓｉ層にｎ゛のＳ／Ｄ領域２６が形成される。
性化され、ｐ＋領域２５が形成される。ｐ゛領域２５を
示す輪郭線の意味は既に述べた通りである。本実施例で
は同時にポリＳｉからのｎ型不純物の拡散が進行し、単
結晶Ｓｉ層にｎ゛のＳ／Ｄ領域２６が形成される。
更に続けて（ｅ）図の如く、ポリＳｉ或いはポリＳｉ／
金属シリサイドのゲート電極２７を形成することにより
、ＭＯＳ）ランジスタが構成される。
金属シリサイドのゲート電極２７を形成することにより
、ＭＯＳ）ランジスタが構成される。
本実施例に於いては、ｐ″領域２５を形成するためのイ
オン注入はＳ／Ｄ領域形成の不純物源であるポリＳｉ層
の間隔よりも狭い範囲に対して行われるので、ｎ４のＳ
／ Ｄ Ｓｉ域とＰ″領域の間に直接ｐ／ｎ接合が形
成されることはない。
オン注入はＳ／Ｄ領域形成の不純物源であるポリＳｉ層
の間隔よりも狭い範囲に対して行われるので、ｎ４のＳ
／ Ｄ Ｓｉ域とＰ″領域の間に直接ｐ／ｎ接合が形
成されることはない。
〔発明の効果〕
以上説明したように本発明のＭＯ３Ｉ−ランジスタでは
、バックチャネルの発生領域を横断して高不純物濃度領
域が設けられているので、この部分の導電型が反転する
ことがなく、バックチャネルが発生しない。それと共に
、該高不純物濃度領域はＳ／Ｄ領域から隔たった位置に
配置されているので、ドレイン接合の耐圧を低下させる
ことかなく、ドレイン耐圧の高いＭＯＳトランジスタを
得ることが容易となる。
、バックチャネルの発生領域を横断して高不純物濃度領
域が設けられているので、この部分の導電型が反転する
ことがなく、バックチャネルが発生しない。それと共に
、該高不純物濃度領域はＳ／Ｄ領域から隔たった位置に
配置されているので、ドレイン接合の耐圧を低下させる
ことかなく、ドレイン耐圧の高いＭＯＳトランジスタを
得ることが容易となる。
また本発明の製造方法によって上記構造のＭＯＳトラン
ジスタを実現することができ、特に自己整合型の製造方
法によれば、前記高濃度領域を正確にゲート電極位置に
合わせて形成することが出来る。
ジスタを実現することができ、特に自己整合型の製造方
法によれば、前記高濃度領域を正確にゲート電極位置に
合わせて形成することが出来る。
第１図は本発明のＭＯ３Ｔｒの構造を示す断面模式図、
第２図は本発明の実施例の工程を示す断面模式第３図は
他の実施例の工程を示す断面模式図、第４図はＳＯＩ基
板のＭＯ３Ｔｒを示す断面模式図、 第５図は公知のバックチャネル抑止ＭＯ３Ｔｒを示す断
面模式図 であって、 図に於いて １は５ｉｎ２層、 ２は素子形成層、 ３は分離領域、 ４はチャネル領域、 ５はゲート電極、 ６はＳ／Ｄ領域、 ７は高濃度領域、 １０はＳｉＯ□基板、 １１は単結晶Ｓｉ層、 １２は５ｉｎ２膜、 １３はフォトレジスト、 １４は注入不純物分布領域、 １５はゲート絶縁膜、 １６は高濃度領域、 １７はゲート電極、 １８はＳ／Ｄ領域、 ２１はポリＳｉ層、 ２２は５ｉｎ２膜、 ２３はＳｉＯ□の側壁、 ２４は注入不純物分布領域、 ２５は高濃度領域、 ２６はＳ／Ｄ領域、 ２７はゲート電極、 ４０はＳｉウェハ、 ４１はＳｉＯ□層、 ４２は単結晶Ｓｉ層、 ４３は５ｉＯｚである分離領域、 ４４はチャネル領域、 ４５はゲート電極、 ４６はＳ／Ｄ領域、 ４７は高濃度領域 である。 本発明のＭＯ５Ｔｒの構造を示す断面模式図第１図 ＳＯ■基板のＭ ＯＳ Ｔ ｒを示す断面模式図第４図 公知のバックチャネル抑止ＭＯ３Ｔｒを示す断面模式図
第５図 本発明の実施例の工程を示す断面模式図第 ２ 図（そ
のｌ） 本発明の実施例の工程を示す断面模式図第 ２ 図（そ
の２） 他の実施例の工程を示す断面模式図 第 ３ 図（そのＩ）
他の実施例の工程を示す断面模式図、第４図はＳＯＩ基
板のＭＯ３Ｔｒを示す断面模式図、 第５図は公知のバックチャネル抑止ＭＯ３Ｔｒを示す断
面模式図 であって、 図に於いて １は５ｉｎ２層、 ２は素子形成層、 ３は分離領域、 ４はチャネル領域、 ５はゲート電極、 ６はＳ／Ｄ領域、 ７は高濃度領域、 １０はＳｉＯ□基板、 １１は単結晶Ｓｉ層、 １２は５ｉｎ２膜、 １３はフォトレジスト、 １４は注入不純物分布領域、 １５はゲート絶縁膜、 １６は高濃度領域、 １７はゲート電極、 １８はＳ／Ｄ領域、 ２１はポリＳｉ層、 ２２は５ｉｎ２膜、 ２３はＳｉＯ□の側壁、 ２４は注入不純物分布領域、 ２５は高濃度領域、 ２６はＳ／Ｄ領域、 ２７はゲート電極、 ４０はＳｉウェハ、 ４１はＳｉＯ□層、 ４２は単結晶Ｓｉ層、 ４３は５ｉＯｚである分離領域、 ４４はチャネル領域、 ４５はゲート電極、 ４６はＳ／Ｄ領域、 ４７は高濃度領域 である。 本発明のＭＯ５Ｔｒの構造を示す断面模式図第１図 ＳＯ■基板のＭ ＯＳ Ｔ ｒを示す断面模式図第４図 公知のバックチャネル抑止ＭＯ３Ｔｒを示す断面模式図
第５図 本発明の実施例の工程を示す断面模式図第 ２ 図（そ
のｌ） 本発明の実施例の工程を示す断面模式図第 ２ 図（そ
の２） 他の実施例の工程を示す断面模式図 第 ３ 図（そのＩ）
Claims (3)
- （１）絶縁基板上に形成された絶縁ゲート型電界効果ト
ランジスタに於いて、 チャネル領域中の絶縁基板に隣接する領域の不純物濃度
分布が、ドレイン接合に隣接する部分よりも該ドレイン
接合から隔たった部分に於いて高濃度となっていること
を特徴とする半導体装置。 - （２）請求項（１）の半導体装置を製造する方法であっ
て、 絶縁材料面上に一方導電型の半導体層が設けられた基板
を準備する工程、 前記基板の前記半導体層上にイオン注入のマスクとなる
層を設け、該層に窓を開ける工程、該窓を通して、不純
物分布中心が前記絶縁材料／半導体層界面に略一致する
ように、一方導電型の不純物をイオン注入する工程、 前記半導体層表面の付着物を除去し、熱酸化によって前
記トランジスタのゲート絶縁膜となる酸化膜を形成する
工程、および 前記ゲート絶縁膜上に、前記イオン注入領域に整合させ
てゲート電極を形成する工程、および前記ゲート電極を
マスクとして、前記半導体層に他方導電型の不純物をイ
オン注入し、活性化処理を行って前記トランジスタのソ
ース／ドレイン領域を形成する工程を包含することを特
徴とする半導体装置の製造方法。 - （３）請求項（１）の半導体装置を製造する方法であっ
て、 絶縁材料面上に一方導電型の半導体層が設けられた基板
を準備する工程、 前記半導体層上に、他方導電型の不純物を含む多結晶シ
リコンまたは該多結晶シリコンならびに金属シリサイド
から成る電極層を堆積形成する工程、 前記電極層上に二酸化シリコン（ＳｉＯ＿２）層を堆積
形成する工程、 前記ＳｉＯ＿２層層および前記電極層を貫通する窓を開
ける工程、 前記窓が開けられた基板全面にＳｉＯ＿２層を堆積し、
異方性エッチングを施して前記窓の側壁に堆積されたＳ
ｉＯ＿２層を残すと共に前記窓内に前記半導体層を露出
させる工程、 前記露出した半導体層表面に、熱酸化によって前記トラ
ンジスタのゲート絶縁膜となる酸化膜を形成する工程、 前記電極層および前記窓側壁に残されたＳｉＯ＿２層を
マスクとして、不純物分布中心が前記絶縁材料／半導体
層界面に略一致するように、一方導電型の不純物をイオ
ン注入する工程、 前記イオン注入を行った基板を熱処理し、前記注入され
た不純物を活性化すると共に前記多結晶シリコン中の他
方導電型不純物を前記半導体層に拡散させる工程、およ
び 前記ゲート絶縁膜上に、前記イオン注入領域に整合させ
てゲート電極を形成する工程を包含することを特徴とす
る半導体装置の製造方法。
Priority Applications (5)
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139471A (ja) * | 1982-02-15 | 1983-08-18 | Fujitsu Ltd | Ｍｉｓ電界効果トランジスタ |
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- 1990-05-18 DE DE69029485T patent/DE69029485T2/de not_active Expired - Fee Related
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139471A (ja) * | 1982-02-15 | 1983-08-18 | Fujitsu Ltd | Ｍｉｓ電界効果トランジスタ |
| JPS63114266A (ja) * | 1986-10-31 | 1988-05-19 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6621101B2 (en) | 2000-01-07 | 2003-09-16 | Seiko Epson Corporation | Thin-film transistor |
| US6727123B2 (en) | 2000-01-07 | 2004-04-27 | Seiko Epson Corporation | Method for manufacturing a thin-film transistor comprising a recombination center |
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| KR930008023B1 (en) | 1993-08-25 |
| EP0401577B1 (en) | 1996-12-27 |
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