JPS61127174A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS61127174A
JPS61127174A JP59249170A JP24917084A JPS61127174A JP S61127174 A JPS61127174 A JP S61127174A JP 59249170 A JP59249170 A JP 59249170A JP 24917084 A JP24917084 A JP 24917084A JP S61127174 A JPS61127174 A JP S61127174A
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Kiyomi Naruge
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に関する。
〔発明の技術的背景〕
従来、例えばＮチャネル型のＭＯＳ）？ンジスタは、牙
７図〜矛９図に示す如く製造されている。
まず、Ｐ型のシリコン基板ｌ上にノくラフツー用のシリ
コン窒化膜２を介してシリコン窒化膜３ｔ−形成する。
つづいて、ガラス４の表面の所定の位置にクロム膜５ｔ
−形成した牙１のマスク材６ｔ−用い、前記酸化膜２上
に、１−１のレジストパターン７を形成する。次いで、
このレジストパターン７ｔ−マスクとして前記基板ｌに
例えばボロｙ’ｌイオン注入し、イオン注入層８ｔ−形
成する（、１−７図（ａ）　＊　（ｂ）図示）。ここで
、同図（ｂ）は同図（ａ）の平面図である。更に、前記
第１のレジストパターン７ｔ−剥離した後、シリコ／窒
化膜３をマスクとして熱処理を行ない、フィールド酸化
ｌＩ［９を形成する。この際、前記イオン注入層ｓ中の
ポロンが活性化して２１のＰ型の不純物層１０が形成さ
れる。ひきつづき、シリコン窒化膜３及びこの下のシリ
コン散化膜２ｔ−除去した後、前記マスク材とは別の第
２のマスク材１１ｔ−用いて第２のレジストパターン１
２ｔ−形成する。この後、このレジストパターン１２を
マスクとして基’ＩＬＩに再びボロン七イオン注入し、
第２のＰ型の不純物層１３を形成する（矛８図（ａ）　
、　（ｂ）図示）。ここで、同図（ｂ）は同図（ａ）の
平面図である。なお、前記不純物層１３により、後記ソ
ース、ドレイン領域間のリーク電流が低減される。以下
、レジストパターン１２を剥離した後、フィールド酸化
膜９で囲まれる基板領域（ａＤＧ部）上にゲート酸化膜
１４ｔ−介して多結晶シリコンからなるゲート電極１５
ｆ形成し、更にこのゲート電極１５ｆマスクとして基板
ｌにイオン注入することによりＮ型のソース領域１６、
ドレイン領域１７５ｆ形成し、Ｎチャネル型のＭＯＳ）
ランジスタを製造した（矛９図図示）。
〔背景技術の問題点〕
しかしながら、従来技術によれば、イオン注入層８形成
用の第１のレジストパターン２、第２のｐＨの不純物層
１３形成用の、１’２のレジストパターン１２ｔ−形成
するために、夫々別々の、？１１第２のマスク材６．１
２ｆ用いなければならない。従って、作業性の低下やコ
ストの増大をもたらす。
〔発明の目的〕
本発明は上記事情に鑑みてなされたもので、１擁類のマ
スク材を用いて複数のイオン注入用のレジストパターン
の形成が可能で、作業性の向上やコスト低減をなし得る
半導体装置の製造方法を提供することを目的とする。
〔発明の概要〕
本発明は、１箇類のマスク材を用いて複数のイオン注入
用のレジストパターンを夫々形成でき、これにより作業
性の向上やコスト低減を図ったことを骨子とする。
〔発明の実施例〕
以下、本発明の実施例を図を参照して説明する。
実施例１ まず、例えばサファイア２１上にシリコン層２２を形成
した後、このシリコン層２２にフィー７ｙド酸化＠２３
ｉ−形成した。なお、サファイア２１及びシリコン層２
３により半導体基体が構成される。つづいて、ガラス２
４０表面の所定の位置にクロム膜２５を形成したマスク
材２６を用い、前記シリコン層２２及びフィールド酸化
＠２３上にシリコン層２２の一部に対応する部分か開口
した第１のレジストパターン２７ｔ″形成した、次いで
、このレジストパターン２７をマスクとして、ボロンを
シリコン層２２とサファイア２Ｉの界面にそのピークが
達するように為加速でイオン注入し、素子のバックチャ
ネルリーク電流低減のための第１のイオン注入層２８′
ｆ：形成した（矛１図（ａ）図示）。更に、前記レジス
トパターンを剥離した後、フィールド酸化膜２３でＨま
れたシリコン層にゲート酸化膜２９を形成し、前記マス
ク材２６′ｆ：用いて前記シリコン層２２及びフィール
ド酸化膜２３上に牙２のレジストパターン３ｏ’ｃ形成
した。しかる後、このレジストパターン３０をマスクと
して、ボロンをシリコン層２２表面に低加速度でイオン
注入し、しきい値電圧制御のための第２のイオン注入場
３１ｔ−形成した（矛１図（ｂ）図示）。以下、図示し
ないが、レジストパターン３０ｔ−剥離後、常法により
シリコン層２２にソース、ドレイ／領域及びゲート電極
を形成してＮチャネル型のＭＯＳ）、？ンジスタを製造
した。
しかして、実施例１によれば、ｌ慎類のマスク材２６で
第１のイオン注入層２８形成用の第１のレジストパター
ン２７と、第２のイオン注入層３１形成用の第２のレジ
ストパターン３０を夫々形成できる。従って、従来と比
ベマスク材を作る工程ｔ−ＩＦｊ類減少し、もって作業
性の向上、コスト低減をなし得る。
実施例２ まず、半導体基体としてのＰ型のシリコン基板４１の表
面にフィールド酸化膜４２を形成した後、フィールド酸
化＄４２で囲まれた素子領域にゲート酸化膜４３を介し
て多結晶シリコンからなるゲート電極４イを形成した◎
つづいて、ガラス膜４５の表面の所定の位置にクロム膜
４６ｔ−形成したマスク材４７ｔ−用い、前記フイ−ル
ド酸化＠４３上に素子領域及びフィールド酸化Ｖ＆４３
の一部に対応する部分が開口した牙３のレジストパター
ン４８ｔ−形成した。次いで、このレジストパターン４
８及びゲート電極４４をマスクとして、りンを加速電圧
３５　ｋｅＶ　、ドーズＩＩｋ２×１Ｏ１３ｃＩｒＬ−
２の条件で素子領域にイオン注入し、ＮＮの不純物領域
４９．５０ｔ−形成した（第２図（ａ）図示）。更に、
前記レジストパターン４８ｔ−剥離後、ＣＶＬ）法によ
るＳｉｎ、膜５１の堆積、反応性イオンエツチング（Ｒ
ＩＥ）によりゲート電極４４の１ｇ１Ｉ壁に８ｉ０１膜
５１ｔ−残存させた・しかる後、前記マスク材４７ｔ−
再び用い【前記フィールド酸化膜４３上に牙４のレジス
トバター７５２ｆ形成した。ひきつづき、このレジスト
パターン５２ｔ−マスクとしてヒ素を加速電圧１、−２ ４０　ｋｅＶ、ドーズ量５ＸＩＱ　ｃＩＩＬ　　の条件
でイオン注入し、Ｎ型の不純物領域５３．５４５形成し
た。その結果、一方のＮ型、Ｎ型の不純物領域４９．５
３よりソース領域５５が形成され、他方のＮ　Ｗ、Ｎ　
　型の不純物領域５０．５４よリドレイン領域５６が形
成され、ゲート電極近傍が低濃度のソース、ドレイン領
域を有したＮチャネル型ＭＯ８）ランジスタｔ−製造し
た（第２図（１））図示）。
しかして、実施例２によれば、ｌｆ！［類のマスク材４
７でＮ型の不純物領域４９．５０形成用の才３のレジス
トパターン４８と、Ｎ凰の不純物領域５３．５４形成用
の矛４のレジストパターン５２を夫々形成できる。従っ
て、実施例１と同様、作業性の向上、コスト低減をなし
得る０実施例３ まず、Ｐｆｉのクリコン基＠４１上にバッファー用のシ
リコン酸化膜６１％−介してシリコン窒化膜６２を形成
した。つづいて、ガラス６３０表面の所定の位置にクロ
ム膜６４に一形成したマスク材６５ｔ−用い、前記酸化
＠６Ｋ及び窒化膜６２上に矛５のレジストパターン６６
を形成した。次いで、このレジストパターン６６ｔ−マ
スクとして前記基”ａ、４ｔに例えばポロ／ｌ−イオン
注入し、イオン注入層６７を形成した（矛３因図（ａ）
　、　（ｂ）図示）。ここで、同図（ｂ）は同図（ａ）
の平面図である。更に、前記レジストパターン６６を剥
離した後、前記鼠化膜６２　ｔ−マスクとしてフィール
ド酸化膜６８ｔ−形成するとともに、前記イオン注入層
６７中のボロンを活性化して才ｌのＰ温の不純物領域６
９を形成した。ひきつづき、前記窒化膜６２及びこの下
のシリコン酸化膜６１ｔ−除去した後、前記マスク材６
５を再度用いて矛６のレジストパターン７０に形成した
。この後、このレジストパターン７０ｔ−マスクとして
基板２Ｉに再びボロンをイオン注入し、第２のＰｆｉの
不純物領域７１ｔ−形成した（矛４図（ａ）　、　（ｂ
）図示）。ここで、同図（ｂ）は同図（ａ）の平面図で
ある。なお、不純物領域７１により、後記ソース、ドレ
イン領域間のリーク電流が低減される。以下、レジスト
パターン７０ｔ−剥離した後、フィールド酸化膜６８で
囲まれる基板領域（８１）Ｇ　）領域上にゲート酸化膜
７２ｔ−介して多結晶シリコンからなるゲート電極７３
を形成し、更にこのゲート電極７３をマスクとして基＠
４１にイオン注入することによりＮ’ｆｆｉのソース領
域７４、ドレイ／領域７５を形成し、Ｎチャネル型のＭ
ＯＳ）ランジスタｔ−ｇ遺した（牙５図及び矛６図図示
）。ここで、矛６図は矛５図の斜視図である。
しかして、実施例３によれば、１ｍ類のマスク材６５で
イオン注入層６７形成用の矛５のレジストパターン６６
と、牙６のＰ型の不純物領ｂＡｖｔ形成用の第２のレジ
ストパターン７０ｆ夫々形成することができる。従って
、実施例１と同様、作業性の向上、コスト低減をなし得
る。
〔発明の効果〕
以上詳述した如く本発明によれば、ｌ徳類のマスク材で
複数のイオン注入用のレジストパターンを夫々形成でき
、もって作業性の向上やコスト低減をなし得る半導体装
置の製造方法を提供できる。
【図面の簡単な説明】
矛１図（ａ）　、　（Ｅｌは本発明の実施例１に係るＮ
チャネルｆｉＭＯ８）ランジスタの製造方法を工程順に
−示す断面図、第２図（ａ）　、　（ｂ）は本発明の実
施例２に保るＮチャネル型ＭＯ８）ランジスタの製造方
法を工程順に示す断面図、矛３図〜１１５図は本発明の
実施例３に係るＮチャネルトランジスタの製造方法全工
程順に示す説明図、矛６囚は矛５図の斜視図、矛７図〜
オ９図は従来のＮチャネル型ＭＯ８）ランジスタの製造
方法を工程順に示す説明図である。 ２１・・・サファイア、２２・・・シリコン層、２３゜
４２．６１３・・・フィールド酸化膜、２６　、４７　
。 ６５・・・マスク材、２７，３０．４ｇ、５２゜６６．
７０・・・レジストパターン、２８．３１・・・イオン
注入層、２９，４３．７２・・・ゲート酸化膜、４１・
・・Ｐｆｉのシリコン基板、４４．７３・・・ゲート電
他、４９，５０．５３，５４．６９゜７１・・・不純物
領域、５１・・・８ｉ０．膜、５５．７４・・・ソース
領域、５６．１５・・・ドレイン領域。 出願人代理人　弁理士　鈴　江　武彦 第１図 第２図 テｂ）

Claims (1)

    【特許請求の範囲】
  1. 　半導体基体上にマスク材を用いて第１のレジストパタ
    ーンを形成する工程と、このレジストパターンをマスク
    として前記基体に不純物をイオン注入する工程と、前記
    レジストパターンを剥離した後、前記マスク材を用いて
    第２のレジストパターンを形成する工程と、このレジス
    トパターンをマスクとして基体に不純物をイオン注入す
    る工程とを具備することを特徴とする半導体装置の製造
    方法。
JP59249170A 1984-11-26 1984-11-26 半導体装置の製造方法 Pending JPS61127174A (ja)

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JP59249170A JPS61127174A (ja) 1984-11-26 1984-11-26 半導体装置の製造方法
US06/802,163 US4675981A (en) 1984-11-26 1985-11-25 Method of making implanted device regions in a semiconductor using a master mask member

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