JPS61127174A - 半導体装置の製造方法 - Google Patents
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- JPS61127174A JPS61127174A JP59249170A JP24917084A JPS61127174A JP S61127174 A JPS61127174 A JP S61127174A JP 59249170 A JP59249170 A JP 59249170A JP 24917084 A JP24917084 A JP 24917084A JP S61127174 A JPS61127174 A JP S61127174A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関する。
従来、例えばNチャネル型のMOS)?ンジスタは、牙
7図〜矛9図に示す如く製造されている。
7図〜矛9図に示す如く製造されている。
まず、P型のシリコン基板l上にノくラフツー用のシリ
コン窒化膜2を介してシリコン窒化膜3t−形成する。
コン窒化膜2を介してシリコン窒化膜3t−形成する。
つづいて、ガラス4の表面の所定の位置にクロム膜5t
−形成した牙1のマスク材6t−用い、前記酸化膜2上
に、1−1のレジストパターン7を形成する。次いで、
このレジストパターン7t−マスクとして前記基板lに
例えばボロy’lイオン注入し、イオン注入層8t−形
成する(、1−7図(a) * (b)図示)。ここで
、同図(b)は同図(a)の平面図である。更に、前記
第1のレジストパターン7t−剥離した後、シリコ/窒
化膜3をマスクとして熱処理を行ない、フィールド酸化
lI[9を形成する。この際、前記イオン注入層s中の
ポロンが活性化して21のP型の不純物層10が形成さ
れる。ひきつづき、シリコン窒化膜3及びこの下のシリ
コン散化膜2t−除去した後、前記マスク材とは別の第
2のマスク材11t−用いて第2のレジストパターン1
2t−形成する。この後、このレジストパターン12を
マスクとして基’ILIに再びボロン七イオン注入し、
第2のP型の不純物層13を形成する(矛8図(a)
、 (b)図示)。ここで、同図(b)は同図(a)の
平面図である。なお、前記不純物層13により、後記ソ
ース、ドレイン領域間のリーク電流が低減される。以下
、レジストパターン12を剥離した後、フィールド酸化
膜9で囲まれる基板領域(aDG部)上にゲート酸化膜
14t−介して多結晶シリコンからなるゲート電極15
f形成し、更にこのゲート電極15fマスクとして基板
lにイオン注入することによりN型のソース領域16、
ドレイン領域175f形成し、Nチャネル型のMOS)
ランジスタを製造した(矛9図図示)。
−形成した牙1のマスク材6t−用い、前記酸化膜2上
に、1−1のレジストパターン7を形成する。次いで、
このレジストパターン7t−マスクとして前記基板lに
例えばボロy’lイオン注入し、イオン注入層8t−形
成する(、1−7図(a) * (b)図示)。ここで
、同図(b)は同図(a)の平面図である。更に、前記
第1のレジストパターン7t−剥離した後、シリコ/窒
化膜3をマスクとして熱処理を行ない、フィールド酸化
lI[9を形成する。この際、前記イオン注入層s中の
ポロンが活性化して21のP型の不純物層10が形成さ
れる。ひきつづき、シリコン窒化膜3及びこの下のシリ
コン散化膜2t−除去した後、前記マスク材とは別の第
2のマスク材11t−用いて第2のレジストパターン1
2t−形成する。この後、このレジストパターン12を
マスクとして基’ILIに再びボロン七イオン注入し、
第2のP型の不純物層13を形成する(矛8図(a)
、 (b)図示)。ここで、同図(b)は同図(a)の
平面図である。なお、前記不純物層13により、後記ソ
ース、ドレイン領域間のリーク電流が低減される。以下
、レジストパターン12を剥離した後、フィールド酸化
膜9で囲まれる基板領域(aDG部)上にゲート酸化膜
14t−介して多結晶シリコンからなるゲート電極15
f形成し、更にこのゲート電極15fマスクとして基板
lにイオン注入することによりN型のソース領域16、
ドレイン領域175f形成し、Nチャネル型のMOS)
ランジスタを製造した(矛9図図示)。
しかしながら、従来技術によれば、イオン注入層8形成
用の第1のレジストパターン2、第2のpHの不純物層
13形成用の、1’2のレジストパターン12t−形成
するために、夫々別々の、?11第2のマスク材6.1
2f用いなければならない。従って、作業性の低下やコ
ストの増大をもたらす。
用の第1のレジストパターン2、第2のpHの不純物層
13形成用の、1’2のレジストパターン12t−形成
するために、夫々別々の、?11第2のマスク材6.1
2f用いなければならない。従って、作業性の低下やコ
ストの増大をもたらす。
本発明は上記事情に鑑みてなされたもので、1擁類のマ
スク材を用いて複数のイオン注入用のレジストパターン
の形成が可能で、作業性の向上やコスト低減をなし得る
半導体装置の製造方法を提供することを目的とする。
スク材を用いて複数のイオン注入用のレジストパターン
の形成が可能で、作業性の向上やコスト低減をなし得る
半導体装置の製造方法を提供することを目的とする。
本発明は、1箇類のマスク材を用いて複数のイオン注入
用のレジストパターンを夫々形成でき、これにより作業
性の向上やコスト低減を図ったことを骨子とする。
用のレジストパターンを夫々形成でき、これにより作業
性の向上やコスト低減を図ったことを骨子とする。
以下、本発明の実施例を図を参照して説明する。
実施例1
まず、例えばサファイア21上にシリコン層22を形成
した後、このシリコン層22にフィー7yド酸化@23
i−形成した。なお、サファイア21及びシリコン層2
3により半導体基体が構成される。つづいて、ガラス2
40表面の所定の位置にクロム膜25を形成したマスク
材26を用い、前記シリコン層22及びフィールド酸化
@23上にシリコン層22の一部に対応する部分か開口
した第1のレジストパターン27t″形成した、次いで
、このレジストパターン27をマスクとして、ボロンを
シリコン層22とサファイア2Iの界面にそのピークが
達するように為加速でイオン注入し、素子のバックチャ
ネルリーク電流低減のための第1のイオン注入層28′
f:形成した(矛1図(a)図示)。更に、前記レジス
トパターンを剥離した後、フィールド酸化膜23でHま
れたシリコン層にゲート酸化膜29を形成し、前記マス
ク材26′f:用いて前記シリコン層22及びフィール
ド酸化膜23上に牙2のレジストパターン3o’c形成
した。しかる後、このレジストパターン30をマスクと
して、ボロンをシリコン層22表面に低加速度でイオン
注入し、しきい値電圧制御のための第2のイオン注入場
31t−形成した(矛1図(b)図示)。以下、図示し
ないが、レジストパターン30t−剥離後、常法により
シリコン層22にソース、ドレイ/領域及びゲート電極
を形成してNチャネル型のMOS)、?ンジスタを製造
した。
した後、このシリコン層22にフィー7yド酸化@23
i−形成した。なお、サファイア21及びシリコン層2
3により半導体基体が構成される。つづいて、ガラス2
40表面の所定の位置にクロム膜25を形成したマスク
材26を用い、前記シリコン層22及びフィールド酸化
@23上にシリコン層22の一部に対応する部分か開口
した第1のレジストパターン27t″形成した、次いで
、このレジストパターン27をマスクとして、ボロンを
シリコン層22とサファイア2Iの界面にそのピークが
達するように為加速でイオン注入し、素子のバックチャ
ネルリーク電流低減のための第1のイオン注入層28′
f:形成した(矛1図(a)図示)。更に、前記レジス
トパターンを剥離した後、フィールド酸化膜23でHま
れたシリコン層にゲート酸化膜29を形成し、前記マス
ク材26′f:用いて前記シリコン層22及びフィール
ド酸化膜23上に牙2のレジストパターン3o’c形成
した。しかる後、このレジストパターン30をマスクと
して、ボロンをシリコン層22表面に低加速度でイオン
注入し、しきい値電圧制御のための第2のイオン注入場
31t−形成した(矛1図(b)図示)。以下、図示し
ないが、レジストパターン30t−剥離後、常法により
シリコン層22にソース、ドレイ/領域及びゲート電極
を形成してNチャネル型のMOS)、?ンジスタを製造
した。
しかして、実施例1によれば、l慎類のマスク材26で
第1のイオン注入層28形成用の第1のレジストパター
ン27と、第2のイオン注入層31形成用の第2のレジ
ストパターン30を夫々形成できる。従って、従来と比
ベマスク材を作る工程t−IFj類減少し、もって作業
性の向上、コスト低減をなし得る。
第1のイオン注入層28形成用の第1のレジストパター
ン27と、第2のイオン注入層31形成用の第2のレジ
ストパターン30を夫々形成できる。従って、従来と比
ベマスク材を作る工程t−IFj類減少し、もって作業
性の向上、コスト低減をなし得る。
実施例2
まず、半導体基体としてのP型のシリコン基板41の表
面にフィールド酸化膜42を形成した後、フィールド酸
化$42で囲まれた素子領域にゲート酸化膜43を介し
て多結晶シリコンからなるゲート電極4イを形成した◎
つづいて、ガラス膜45の表面の所定の位置にクロム膜
46t−形成したマスク材47t−用い、前記フイ−ル
ド酸化@43上に素子領域及びフィールド酸化V&43
の一部に対応する部分が開口した牙3のレジストパター
ン48t−形成した。次いで、このレジストパターン4
8及びゲート電極44をマスクとして、りンを加速電圧
35 keV 、ドーズIIk2×1O13cIrL−
2の条件で素子領域にイオン注入し、NNの不純物領域
49.50t−形成した(第2図(a)図示)。更に、
前記レジストパターン48t−剥離後、CVL)法によ
るSin、膜51の堆積、反応性イオンエツチング(R
IE)によりゲート電極44の1g1I壁に8i01膜
51t−残存させた・しかる後、前記マスク材47t−
再び用い【前記フィールド酸化膜43上に牙4のレジス
トバター752f形成した。ひきつづき、このレジスト
パターン52t−マスクとしてヒ素を加速電圧1、−2 40 keV、ドーズ量5XIQ cIIL の条件
でイオン注入し、N型の不純物領域53.545形成し
た。その結果、一方のN型、N型の不純物領域49.5
3よりソース領域55が形成され、他方のN W、N
型の不純物領域50.54よリドレイン領域56が形
成され、ゲート電極近傍が低濃度のソース、ドレイン領
域を有したNチャネル型MO8)ランジスタt−製造し
た(第2図(1))図示)。
面にフィールド酸化膜42を形成した後、フィールド酸
化$42で囲まれた素子領域にゲート酸化膜43を介し
て多結晶シリコンからなるゲート電極4イを形成した◎
つづいて、ガラス膜45の表面の所定の位置にクロム膜
46t−形成したマスク材47t−用い、前記フイ−ル
ド酸化@43上に素子領域及びフィールド酸化V&43
の一部に対応する部分が開口した牙3のレジストパター
ン48t−形成した。次いで、このレジストパターン4
8及びゲート電極44をマスクとして、りンを加速電圧
35 keV 、ドーズIIk2×1O13cIrL−
2の条件で素子領域にイオン注入し、NNの不純物領域
49.50t−形成した(第2図(a)図示)。更に、
前記レジストパターン48t−剥離後、CVL)法によ
るSin、膜51の堆積、反応性イオンエツチング(R
IE)によりゲート電極44の1g1I壁に8i01膜
51t−残存させた・しかる後、前記マスク材47t−
再び用い【前記フィールド酸化膜43上に牙4のレジス
トバター752f形成した。ひきつづき、このレジスト
パターン52t−マスクとしてヒ素を加速電圧1、−2 40 keV、ドーズ量5XIQ cIIL の条件
でイオン注入し、N型の不純物領域53.545形成し
た。その結果、一方のN型、N型の不純物領域49.5
3よりソース領域55が形成され、他方のN W、N
型の不純物領域50.54よリドレイン領域56が形
成され、ゲート電極近傍が低濃度のソース、ドレイン領
域を有したNチャネル型MO8)ランジスタt−製造し
た(第2図(1))図示)。
しかして、実施例2によれば、lf![類のマスク材4
7でN型の不純物領域49.50形成用の才3のレジス
トパターン48と、N凰の不純物領域53.54形成用
の矛4のレジストパターン52を夫々形成できる。従っ
て、実施例1と同様、作業性の向上、コスト低減をなし
得る0実施例3 まず、Pfiのクリコン基@41上にバッファー用のシ
リコン酸化膜61%−介してシリコン窒化膜62を形成
した。つづいて、ガラス630表面の所定の位置にクロ
ム膜64に一形成したマスク材65t−用い、前記酸化
@6K及び窒化膜62上に矛5のレジストパターン66
を形成した。次いで、このレジストパターン66t−マ
スクとして前記基”a、4tに例えばポロ/l−イオン
注入し、イオン注入層67を形成した(矛3因図(a)
、 (b)図示)。ここで、同図(b)は同図(a)
の平面図である。更に、前記レジストパターン66を剥
離した後、前記鼠化膜62 t−マスクとしてフィール
ド酸化膜68t−形成するとともに、前記イオン注入層
67中のボロンを活性化して才lのP温の不純物領域6
9を形成した。ひきつづき、前記窒化膜62及びこの下
のシリコン酸化膜61t−除去した後、前記マスク材6
5を再度用いて矛6のレジストパターン70に形成した
。この後、このレジストパターン70t−マスクとして
基板2Iに再びボロンをイオン注入し、第2のPfiの
不純物領域71t−形成した(矛4図(a) 、 (b
)図示)。ここで、同図(b)は同図(a)の平面図で
ある。なお、不純物領域71により、後記ソース、ドレ
イン領域間のリーク電流が低減される。以下、レジスト
パターン70t−剥離した後、フィールド酸化膜68で
囲まれる基板領域(81)G )領域上にゲート酸化膜
72t−介して多結晶シリコンからなるゲート電極73
を形成し、更にこのゲート電極73をマスクとして基@
41にイオン注入することによりN’ffiのソース領
域74、ドレイ/領域75を形成し、Nチャネル型のM
OS)ランジスタt−g遺した(牙5図及び矛6図図示
)。ここで、矛6図は矛5図の斜視図である。
7でN型の不純物領域49.50形成用の才3のレジス
トパターン48と、N凰の不純物領域53.54形成用
の矛4のレジストパターン52を夫々形成できる。従っ
て、実施例1と同様、作業性の向上、コスト低減をなし
得る0実施例3 まず、Pfiのクリコン基@41上にバッファー用のシ
リコン酸化膜61%−介してシリコン窒化膜62を形成
した。つづいて、ガラス630表面の所定の位置にクロ
ム膜64に一形成したマスク材65t−用い、前記酸化
@6K及び窒化膜62上に矛5のレジストパターン66
を形成した。次いで、このレジストパターン66t−マ
スクとして前記基”a、4tに例えばポロ/l−イオン
注入し、イオン注入層67を形成した(矛3因図(a)
、 (b)図示)。ここで、同図(b)は同図(a)
の平面図である。更に、前記レジストパターン66を剥
離した後、前記鼠化膜62 t−マスクとしてフィール
ド酸化膜68t−形成するとともに、前記イオン注入層
67中のボロンを活性化して才lのP温の不純物領域6
9を形成した。ひきつづき、前記窒化膜62及びこの下
のシリコン酸化膜61t−除去した後、前記マスク材6
5を再度用いて矛6のレジストパターン70に形成した
。この後、このレジストパターン70t−マスクとして
基板2Iに再びボロンをイオン注入し、第2のPfiの
不純物領域71t−形成した(矛4図(a) 、 (b
)図示)。ここで、同図(b)は同図(a)の平面図で
ある。なお、不純物領域71により、後記ソース、ドレ
イン領域間のリーク電流が低減される。以下、レジスト
パターン70t−剥離した後、フィールド酸化膜68で
囲まれる基板領域(81)G )領域上にゲート酸化膜
72t−介して多結晶シリコンからなるゲート電極73
を形成し、更にこのゲート電極73をマスクとして基@
41にイオン注入することによりN’ffiのソース領
域74、ドレイ/領域75を形成し、Nチャネル型のM
OS)ランジスタt−g遺した(牙5図及び矛6図図示
)。ここで、矛6図は矛5図の斜視図である。
しかして、実施例3によれば、1m類のマスク材65で
イオン注入層67形成用の矛5のレジストパターン66
と、牙6のP型の不純物領bAvt形成用の第2のレジ
ストパターン70f夫々形成することができる。従って
、実施例1と同様、作業性の向上、コスト低減をなし得
る。
イオン注入層67形成用の矛5のレジストパターン66
と、牙6のP型の不純物領bAvt形成用の第2のレジ
ストパターン70f夫々形成することができる。従って
、実施例1と同様、作業性の向上、コスト低減をなし得
る。
以上詳述した如く本発明によれば、l徳類のマスク材で
複数のイオン注入用のレジストパターンを夫々形成でき
、もって作業性の向上やコスト低減をなし得る半導体装
置の製造方法を提供できる。
複数のイオン注入用のレジストパターンを夫々形成でき
、もって作業性の向上やコスト低減をなし得る半導体装
置の製造方法を提供できる。
矛1図(a) 、 (Elは本発明の実施例1に係るN
チャネルfiMO8)ランジスタの製造方法を工程順に
−示す断面図、第2図(a) 、 (b)は本発明の実
施例2に保るNチャネル型MO8)ランジスタの製造方
法を工程順に示す断面図、矛3図〜115図は本発明の
実施例3に係るNチャネルトランジスタの製造方法全工
程順に示す説明図、矛6囚は矛5図の斜視図、矛7図〜
オ9図は従来のNチャネル型MO8)ランジスタの製造
方法を工程順に示す説明図である。 21・・・サファイア、22・・・シリコン層、23゜
42.613・・・フィールド酸化膜、26 、47
。 65・・・マスク材、27,30.4g、52゜66.
70・・・レジストパターン、28.31・・・イオン
注入層、29,43.72・・・ゲート酸化膜、41・
・・Pfiのシリコン基板、44.73・・・ゲート電
他、49,50.53,54.69゜71・・・不純物
領域、51・・・8i0.膜、55.74・・・ソース
領域、56.15・・・ドレイン領域。 出願人代理人 弁理士 鈴 江 武彦 第1図 第2図 テb)
チャネルfiMO8)ランジスタの製造方法を工程順に
−示す断面図、第2図(a) 、 (b)は本発明の実
施例2に保るNチャネル型MO8)ランジスタの製造方
法を工程順に示す断面図、矛3図〜115図は本発明の
実施例3に係るNチャネルトランジスタの製造方法全工
程順に示す説明図、矛6囚は矛5図の斜視図、矛7図〜
オ9図は従来のNチャネル型MO8)ランジスタの製造
方法を工程順に示す説明図である。 21・・・サファイア、22・・・シリコン層、23゜
42.613・・・フィールド酸化膜、26 、47
。 65・・・マスク材、27,30.4g、52゜66.
70・・・レジストパターン、28.31・・・イオン
注入層、29,43.72・・・ゲート酸化膜、41・
・・Pfiのシリコン基板、44.73・・・ゲート電
他、49,50.53,54.69゜71・・・不純物
領域、51・・・8i0.膜、55.74・・・ソース
領域、56.15・・・ドレイン領域。 出願人代理人 弁理士 鈴 江 武彦 第1図 第2図 テb)
Claims (1)
- 半導体基体上にマスク材を用いて第1のレジストパタ
ーンを形成する工程と、このレジストパターンをマスク
として前記基体に不純物をイオン注入する工程と、前記
レジストパターンを剥離した後、前記マスク材を用いて
第2のレジストパターンを形成する工程と、このレジス
トパターンをマスクとして基体に不純物をイオン注入す
る工程とを具備することを特徴とする半導体装置の製造
方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59249170A JPS61127174A (ja) | 1984-11-26 | 1984-11-26 | 半導体装置の製造方法 |
US06/802,163 US4675981A (en) | 1984-11-26 | 1985-11-25 | Method of making implanted device regions in a semiconductor using a master mask member |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59249170A JPS61127174A (ja) | 1984-11-26 | 1984-11-26 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61127174A true JPS61127174A (ja) | 1986-06-14 |
Family
ID=17188945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59249170A Pending JPS61127174A (ja) | 1984-11-26 | 1984-11-26 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4675981A (ja) |
JP (1) | JPS61127174A (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4740478A (en) * | 1987-01-30 | 1988-04-26 | Motorola Inc. | Integrated circuit method using double implant doping |
US5122474A (en) * | 1988-06-23 | 1992-06-16 | Dallas Semiconductor Corporation | Method of fabricating a CMOS IC with reduced susceptibility to PMOS punchthrough |
US4943537A (en) * | 1988-06-23 | 1990-07-24 | Dallas Semiconductor Corporation | CMOS integrated circuit with reduced susceptibility to PMOS punchthrough |
JP2782781B2 (ja) * | 1989-05-20 | 1998-08-06 | 富士通株式会社 | 半導体装置の製造方法 |
US5238857A (en) * | 1989-05-20 | 1993-08-24 | Fujitsu Limited | Method of fabricating a metal-oxide-semiconductor device having a semiconductor on insulator (SOI) structure |
US5258317A (en) * | 1992-02-13 | 1993-11-02 | Integrated Device Technology, Inc. | Method for using a field implant mask to correct low doping levels at the outside edges of the base in a walled-emitter transistor structure |
US6150072A (en) * | 1997-08-22 | 2000-11-21 | Siemens Microelectronics, Inc. | Method of manufacturing a shallow trench isolation structure for a semiconductor device |
KR100273291B1 (ko) * | 1998-04-20 | 2001-01-15 | 김영환 | 모스 전계 효과 트랜지스터의 제조 방법 |
US7375033B2 (en) * | 2003-11-14 | 2008-05-20 | Micron Technology, Inc. | Multi-layer interconnect with isolation layer |
US8124323B2 (en) * | 2007-09-25 | 2012-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for patterning a photosensitive layer |
JP2016051812A (ja) * | 2014-08-29 | 2016-04-11 | キヤノン株式会社 | 接合型電界効果トランジスタの製造方法、半導体装置の製造方法、撮像装置の製造方法、接合型電界効果トランジスタ及び撮像装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5632770A (en) * | 1979-08-20 | 1981-04-02 | Rca Corp | Integrated circuit device |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4253888A (en) * | 1978-06-16 | 1981-03-03 | Matsushita Electric Industrial Co., Ltd. | Pretreatment of photoresist masking layers resulting in higher temperature device processing |
US4158141A (en) * | 1978-06-21 | 1979-06-12 | Hughes Aircraft Company | Process for channeling ion beams |
US4244752A (en) * | 1979-03-06 | 1981-01-13 | Burroughs Corporation | Single mask method of fabricating complementary integrated circuits |
FR2460037A1 (fr) * | 1979-06-22 | 1981-01-16 | Thomson Csf | Procede d'auto-alignement de regions differemment dopees d'une structure de semi-conducteur |
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DE2945854A1 (de) * | 1979-11-13 | 1981-05-21 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Ionenimplantationsverfahren |
DE3016050C2 (de) * | 1980-04-25 | 1985-08-29 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur Herstellung von Fotolackstrukturen für integrierte Halbleiterschaltungsanordnungen |
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US4398964A (en) * | 1981-12-10 | 1983-08-16 | Signetics Corporation | Method of forming ion implants self-aligned with a cut |
GB2117175A (en) * | 1982-03-17 | 1983-10-05 | Philips Electronic Associated | Semiconductor device and method of manufacture |
US4509991A (en) * | 1983-10-06 | 1985-04-09 | International Business Machines Corporation | Single mask process for fabricating CMOS structure |
US4578859A (en) * | 1984-08-22 | 1986-04-01 | Harris Corporation | Implant mask reversal process |
-
1984
- 1984-11-26 JP JP59249170A patent/JPS61127174A/ja active Pending
-
1985
- 1985-11-25 US US06/802,163 patent/US4675981A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5632770A (en) * | 1979-08-20 | 1981-04-02 | Rca Corp | Integrated circuit device |
Also Published As
Publication number | Publication date |
---|---|
US4675981A (en) | 1987-06-30 |
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