JPS63160277A - 半導体素子製造方法 - Google Patents
半導体素子製造方法Info
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- JPS63160277A JPS63160277A JP31490586A JP31490586A JPS63160277A JP S63160277 A JPS63160277 A JP S63160277A JP 31490586 A JP31490586 A JP 31490586A JP 31490586 A JP31490586 A JP 31490586A JP S63160277 A JPS63160277 A JP S63160277A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＭＩＳ型電界効果トランジスタ（ＭＩＳＦＥ
Ｔ）の製造方法に関するものである。
Ｔ）の製造方法に関するものである。
（従来の技術）
従来のＭＩＳＦＥＴは、バルク半導ｆ本基板中に作製さ
れるため、チャネル、ソース、ドレイン領域のすべてが
半導体基板に接した構造（アイ・イー・イー・イー・ト
ランザクションオンエレクトロンヂバイシズ（ＩＥＥＥ
Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅｓ、 ＥＤ−２３，６５５゜１９７６））、又は半
導体基板上の絶縁膜上に位置する半導体薄膜中にＭＩＳ
ＦＥＴのチャネル、ソース、ドレイン領域のすべてを形
成するために、半導体基板とは接していない構造（アイ
・イー・イー・イー・エレクトロン・デバイスルター（
ＩＥＥＥ ＥＤＬ−５，２４８（１９８４））である。
れるため、チャネル、ソース、ドレイン領域のすべてが
半導体基板に接した構造（アイ・イー・イー・イー・ト
ランザクションオンエレクトロンヂバイシズ（ＩＥＥＥ
Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅｓ、 ＥＤ−２３，６５５゜１９７６））、又は半
導体基板上の絶縁膜上に位置する半導体薄膜中にＭＩＳ
ＦＥＴのチャネル、ソース、ドレイン領域のすべてを形
成するために、半導体基板とは接していない構造（アイ
・イー・イー・イー・エレクトロン・デバイスルター（
ＩＥＥＥ ＥＤＬ−５，２４８（１９８４））である。
後者の半導体基板材料としてはＳｉ基板表面より酸素原
子をイオン注入し、層状の絶縁膜をＳｉ基板表面下に形
成したＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｏ
ｎＩｍｐｌａｎｔａｔｅｄ Ｏｘｉｇｅｎ）基板がしば
しば用いられている。
子をイオン注入し、層状の絶縁膜をＳｉ基板表面下に形
成したＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｏ
ｎＩｍｐｌａｎｔａｔｅｄ Ｏｘｉｇｅｎ）基板がしば
しば用いられている。
（発明が解決しようとする問題点）
ところで、前者の構造ではソース・ドレイン領域と基板
間に形成されるｐ−ｎ接合による寄生容量成分が大きく
、信号伝搬の高速化が難しい。これに対して後者の構造
によれば半導体薄膜の厚み方向のすべてをソース・ドレ
イン領域によって前述のｐ−ｎ接合による寄生容量が低
減され、信号伝搬の高速化が可能である。しかし、前者
のようにチャネル領域の電位を基板を介して一定電位に
固定できない後者の構造では、ドレイン電圧−ドレイン
電流特性の５極管領域においてキンク現象が生じるとい
う問題点がある。
間に形成されるｐ−ｎ接合による寄生容量成分が大きく
、信号伝搬の高速化が難しい。これに対して後者の構造
によれば半導体薄膜の厚み方向のすべてをソース・ドレ
イン領域によって前述のｐ−ｎ接合による寄生容量が低
減され、信号伝搬の高速化が可能である。しかし、前者
のようにチャネル領域の電位を基板を介して一定電位に
固定できない後者の構造では、ドレイン電圧−ドレイン
電流特性の５極管領域においてキンク現象が生じるとい
う問題点がある。
本発明の目的は、この問題点を解決したＭＩＳＦＥＴの
製造方法を提供することにある。
製造方法を提供することにある。
（問題点を解決するための手段）
本発明はゲート電極下に存在するチャネル領域の少なく
とも一部が半導体基板に接し、ソースおよびドレインが
前記半導体基板上に位置する絶縁膜上の半導体薄膜中に
配置したＭＩＳ型電界効果トランジスタにおいて、半導
体基板表面より不純物原子をイオン注入し、層状の絶縁
膜を形成するときに、半導体基板表面上でチャネル領域
が形成される少なくとも１部分に前記イオン注入のマス
キングパターンを配置した半導体基板を使用することを
特徴とした半導体素子製造方法および前記ＭＩＳ型電界
効果トランジスタにおいて、半導体基板表面より不純物
原子をイオン注入し、層状の絶縁膜を形成するときに半
導体基板表面上の前記イオン注入のマスキングパターン
として、前記ゲート電極パターンを配置した半導体基板
を使用することを特徴とした半導体素子製造方法である
。
とも一部が半導体基板に接し、ソースおよびドレインが
前記半導体基板上に位置する絶縁膜上の半導体薄膜中に
配置したＭＩＳ型電界効果トランジスタにおいて、半導
体基板表面より不純物原子をイオン注入し、層状の絶縁
膜を形成するときに、半導体基板表面上でチャネル領域
が形成される少なくとも１部分に前記イオン注入のマス
キングパターンを配置した半導体基板を使用することを
特徴とした半導体素子製造方法および前記ＭＩＳ型電界
効果トランジスタにおいて、半導体基板表面より不純物
原子をイオン注入し、層状の絶縁膜を形成するときに半
導体基板表面上の前記イオン注入のマスキングパターン
として、前記ゲート電極パターンを配置した半導体基板
を使用することを特徴とした半導体素子製造方法である
。
（実施例）
以下、図示の実施例により、本発明の
ＭＩＳＦＥＴの製造方法を説明する。本実施例では、半
導体基板としてＳｉ基板、イオン注入する不純物原子と
して酸素原子を用いて作成したＳＩＭＯＸ基板中にｎチ
ャネルＭＯ８ＦＥＴを作製した。
導体基板としてＳｉ基板、イオン注入する不純物原子と
して酸素原子を用いて作成したＳＩＭＯＸ基板中にｎチ
ャネルＭＯ８ＦＥＴを作製した。
第１図（ａ）はＳｉ基板（Ｐ型）１の表面上にＬＲＣＶ
Ｄ法により厚さｌｐｍの５ｉ０２膜２を形成し、パター
ニングし、その後に酸素原子を１８０ＫｅＶで、ドーズ
量、２×１０１８ｃｍ−２注入し、Ｓｉ基板１中に酸素
原子を含む層３を形成した状態を示している。この基板
を１２５０’Ｃ１１ｈｒの電気炉熱処理を加えることに
より、酸素原子を含む層３は第１図（ｂ）に示すように
５ｉ０２層４となる。その後、パターニングされた５ｉ
０２２をＨＦによりエツチング除去する。これにより、
開口部５だけで接続されたＳｉ基板１と５ｉ０２層４上
のＳｉ薄膜層６に分離できる。このＳｉ薄膜層６の厚み
は約０゜２ｐｍ程度である。第１図（Ｃ）は上述の基板
を用いて作製したＳｉゲブーｎチャネルＭＯ８ＦＥＴの
断面図である。Ｓｉ薄膜層６上に約３００人の５ｉ０２
膜を形成し、これをマスクとして、Ｓｉ薄膜層６をＨＦ
とＨＮＯ３との混合液にてエツチングし、ＭＯＳＦＥＴ
の素子領域を形成した。この素子領域は開口部５を含ん
でいる。その後、９５０°Ｃで１０分間ウェット酸化し
てゲート絶縁膜５ｉ０２７を５００人成長した。その後
、多結晶ＳｉをＬＰＣＶＤ法により５０００人堆積し、
フォトレジストをマスクとして、ドライエツチングによ
り多結晶Ｓｉゲート電極８を形成した。
Ｄ法により厚さｌｐｍの５ｉ０２膜２を形成し、パター
ニングし、その後に酸素原子を１８０ＫｅＶで、ドーズ
量、２×１０１８ｃｍ−２注入し、Ｓｉ基板１中に酸素
原子を含む層３を形成した状態を示している。この基板
を１２５０’Ｃ１１ｈｒの電気炉熱処理を加えることに
より、酸素原子を含む層３は第１図（ｂ）に示すように
５ｉ０２層４となる。その後、パターニングされた５ｉ
０２２をＨＦによりエツチング除去する。これにより、
開口部５だけで接続されたＳｉ基板１と５ｉ０２層４上
のＳｉ薄膜層６に分離できる。このＳｉ薄膜層６の厚み
は約０゜２ｐｍ程度である。第１図（Ｃ）は上述の基板
を用いて作製したＳｉゲブーｎチャネルＭＯ８ＦＥＴの
断面図である。Ｓｉ薄膜層６上に約３００人の５ｉ０２
膜を形成し、これをマスクとして、Ｓｉ薄膜層６をＨＦ
とＨＮＯ３との混合液にてエツチングし、ＭＯＳＦＥＴ
の素子領域を形成した。この素子領域は開口部５を含ん
でいる。その後、９５０°Ｃで１０分間ウェット酸化し
てゲート絶縁膜５ｉ０２７を５００人成長した。その後
、多結晶ＳｉをＬＰＣＶＤ法により５０００人堆積し、
フォトレジストをマスクとして、ドライエツチングによ
り多結晶Ｓｉゲート電極８を形成した。
この多結晶Ｓｉゲート電極８は開口部５を覆うようにパ
ターニングしたものである。ｎチャネルＭＯ８ＦＥＴの
ソース領域９とドレイン領域１０にはヒ素原子を１２０
ＫｅＶ、５×１０１５ｃｍ−２イオン浬入し、その後ヒ
素原子の活性化のために電気炉中で９００°Ｃ１３０分
間熱処理を行なうことにより形成した。これらのイオン
主人と熱処理条件でのｎ＋ ｐ接合の深さは表面から
約０．３ｐｍとなるので、ソース領域９およびドレイン
領域１０の底面にはｎ十ｐ接合が存在しないため、ソー
ス領域９およびドレイン領域８の空乏層容量は低減する
。つぎに、ＬＰＣＶＤ法により、膜厚８０００人の５ｉ
０２１１を形成し、多結晶Ｓｉゲート電極８、ソース領
域９、ドレイン領域１０へのコンタクト孔１２をＨＦに
よるエツチングにより開孔した。その後、ＡＩをｌｐｍ
蒸着し、Ａ１配Ｖｍ１３をパターニングし、本願筒１の
発明のＭＩＳＦＥＴ製造方法の実施例を終了する。
ターニングしたものである。ｎチャネルＭＯ８ＦＥＴの
ソース領域９とドレイン領域１０にはヒ素原子を１２０
ＫｅＶ、５×１０１５ｃｍ−２イオン浬入し、その後ヒ
素原子の活性化のために電気炉中で９００°Ｃ１３０分
間熱処理を行なうことにより形成した。これらのイオン
主人と熱処理条件でのｎ＋ ｐ接合の深さは表面から
約０．３ｐｍとなるので、ソース領域９およびドレイン
領域１０の底面にはｎ十ｐ接合が存在しないため、ソー
ス領域９およびドレイン領域８の空乏層容量は低減する
。つぎに、ＬＰＣＶＤ法により、膜厚８０００人の５ｉ
０２１１を形成し、多結晶Ｓｉゲート電極８、ソース領
域９、ドレイン領域１０へのコンタクト孔１２をＨＦに
よるエツチングにより開孔した。その後、ＡＩをｌｐｍ
蒸着し、Ａ１配Ｖｍ１３をパターニングし、本願筒１の
発明のＭＩＳＦＥＴ製造方法の実施例を終了する。
本願筒１の発明における第２の実施例は、第１図（ａ）
の５ｉ０２パターン２を、第１図（ｃ）の多結晶Ｓｉゲ
ート電極８を形成する時に使用した同一のパターンマス
クを使用するものである。これにより、前記の第１の実
施例よりマスク枚数を１枚低減できるという利点が生じ
る。
の５ｉ０２パターン２を、第１図（ｃ）の多結晶Ｓｉゲ
ート電極８を形成する時に使用した同一のパターンマス
クを使用するものである。これにより、前記の第１の実
施例よりマスク枚数を１枚低減できるという利点が生じ
る。
本願筒２の発明の実施例を以下に述べる。本実施例では
、第１図（ａ）に示す状態、すなわちＳｉ基板ｌ中に酸
素原子を含む層３を形成したのち、パターニングされた
１ｐｍＳｉ０２膜２を除去し、その後にＳｉ基板２と同
一の導電形を得られる不純物、すなわちボロンを酸素原
子を含む層３と同一の深さまでイオン注入（１６０Ｋｅ
Ｖ、 Ｉ Ｘ １０１５ｃｍ−２）する。これにより、
開口部５付近は基板にくらべて、低抵抗となる。この状
態を第１図（ｄ）に示す。その後、第１の発明の実施例
と同様に、ＳｉゲブーｎチャネルＭＯ８ＦＥＴを作製す
る。
、第１図（ａ）に示す状態、すなわちＳｉ基板ｌ中に酸
素原子を含む層３を形成したのち、パターニングされた
１ｐｍＳｉ０２膜２を除去し、その後にＳｉ基板２と同
一の導電形を得られる不純物、すなわちボロンを酸素原
子を含む層３と同一の深さまでイオン注入（１６０Ｋｅ
Ｖ、 Ｉ Ｘ １０１５ｃｍ−２）する。これにより、
開口部５付近は基板にくらべて、低抵抗となる。この状
態を第１図（ｄ）に示す。その後、第１の発明の実施例
と同様に、ＳｉゲブーｎチャネルＭＯ８ＦＥＴを作製す
る。
以上により、本発明の第２のＭＯ８ＦＥＴ製造方法の実
施例が終了する。本発明では、開口部５の抵抗が低いた
め、ＭＯＳＦＥＴの基板電流が流れやすくするため、Ｍ
ＯＳＦＥＴの動作が安定するという利点も生じる。
施例が終了する。本発明では、開口部５の抵抗が低いた
め、ＭＯＳＦＥＴの基板電流が流れやすくするため、Ｍ
ＯＳＦＥＴの動作が安定するという利点も生じる。
以上実施例では、半導体基板としてＳｉ基板、イオン注
入する不純物として酸素原子、ゲート絶縁膜として５ｉ
０２、ゲート電極として多結晶Ｓｉを使用し、ｎチャネ
ルＭＯ８ＦＥＴを用いて説明したが、本発明の製造方法
が正常に達成されるならばこれらに限定されることはな
い。
入する不純物として酸素原子、ゲート絶縁膜として５ｉ
０２、ゲート電極として多結晶Ｓｉを使用し、ｎチャネ
ルＭＯ８ＦＥＴを用いて説明したが、本発明の製造方法
が正常に達成されるならばこれらに限定されることはな
い。
（発明の効果）
以上のように、本発明によればソースおよびドレイン領
域の寄生容量を著しく低減させ、かつ、基板電位を固定
できるために、このＭＩＳＦＥＴは高速用素子として優
れた効果を得ることができる。
域の寄生容量を著しく低減させ、かつ、基板電位を固定
できるために、このＭＩＳＦＥＴは高速用素子として優
れた効果を得ることができる。
【図面の簡単な説明】
第１図（ａ）、（ｂ）、（ｃ）、（ｄ）は本発明の一実
施例を示す１析面図。 図中、１はＳｉ基板、２は５ｉ０２．３は０２を含んだ
層、４は５ｉ０２層、５は開口部、６はＳｉ薄膜層、７
はゲート絶縁膜、８は多結晶Ｓｉゲート電極、９はソー
ス領域、１０はドレイン領域、１１は５ｉ０２．１２は
コンタクト孔、１３はＡＩ配線、１４は０２とＢを含ん
だ層、１５はＢを含んだ層である。
施例を示す１析面図。 図中、１はＳｉ基板、２は５ｉ０２．３は０２を含んだ
層、４は５ｉ０２層、５は開口部、６はＳｉ薄膜層、７
はゲート絶縁膜、８は多結晶Ｓｉゲート電極、９はソー
ス領域、１０はドレイン領域、１１は５ｉ０２．１２は
コンタクト孔、１３はＡＩ配線、１４は０２とＢを含ん
だ層、１５はＢを含んだ層である。
Claims (2)
- （１）ゲート電極下に存在するチャネル領域の少なくと
も一部が半導体基板に接し、ソースおよびドレイン領域
が前記半導体基板上に位置する絶縁膜上の半導体薄膜中
に配置したＭＩＳ型電界効果トランジスタにおいて、基
板半導体と対応して絶縁物を形成する原子を半導体基板
表面よりイオン注入し、層状の絶縁膜を形成するときに
半導体基板表面上でチャネル領域が形成されるべき領域
の少なくとも１部分の上に前記イオン注入のマスキング
パターンを配置した半導体基板を使用することを特徴と
した半導体素子の製造方法。 - （２）ゲート電極下に存在するチャネル領域の少なくと
も一部が半導体基板に接し、ソースおよびドレイン領域
が前記半導体基板上に位置する絶縁膜上の半導体薄膜中
に配置したＭＩＳ型電界効果トランジスタにおいて、基
板半導体と対応して絶縁物を形成する原子を半導体基板
表面よりイオン注入し、層状の絶縁膜を形成するときに
半導体基板表面上でチャネル領域が形成されるべき領域
の少なくとも１部分の上に前記イオン注入のマスキング
パターンを配置し、さらに、前記の絶縁膜とほぼ同一の
深さに前記半導体と同一導電型となるような不純物をイ
オン注入した半導体基板を使用することを特徴とした半
導体素子製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31490586A JPS63160277A (ja) | 1986-12-23 | 1986-12-23 | 半導体素子製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31490586A JPS63160277A (ja) | 1986-12-23 | 1986-12-23 | 半導体素子製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63160277A true JPS63160277A (ja) | 1988-07-04 |
Family
ID=18059051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31490586A Pending JPS63160277A (ja) | 1986-12-23 | 1986-12-23 | 半導体素子製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63160277A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0278274A (ja) * | 1988-09-13 | 1990-03-19 | Nec Corp | 絶縁ゲート電界効果トランジスタ |
| US7541645B2 (en) * | 2003-01-16 | 2009-06-02 | Samsung Electronics Co., Ltd. | Metal oxide semiconductor (MOS) transistors having buffer regions below source and drain regions |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263274A (ja) * | 1985-05-17 | 1986-11-21 | Hitachi Ltd | 半導体装置の製造方法 |
-
1986
- 1986-12-23 JP JP31490586A patent/JPS63160277A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263274A (ja) * | 1985-05-17 | 1986-11-21 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0278274A (ja) * | 1988-09-13 | 1990-03-19 | Nec Corp | 絶縁ゲート電界効果トランジスタ |
| US7541645B2 (en) * | 2003-01-16 | 2009-06-02 | Samsung Electronics Co., Ltd. | Metal oxide semiconductor (MOS) transistors having buffer regions below source and drain regions |
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