JPH0422346B2 - - Google Patents
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- JPH0422346B2 JPH0422346B2 JP60253208A JP25320885A JPH0422346B2 JP H0422346 B2 JPH0422346 B2 JP H0422346B2 JP 60253208 A JP60253208 A JP 60253208A JP 25320885 A JP25320885 A JP 25320885A JP H0422346 B2 JPH0422346 B2 JP H0422346B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/107—Substrate region of field-effect devices
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- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特に拡散層容量を
低減して高速素子をめざしたMOS型半導体装置
に係わるものである。
低減して高速素子をめざしたMOS型半導体装置
に係わるものである。
従来、MOS型トランジスタとしては、例えば
第２図に示すものが知られている。図中の１は、
Ｎ型の単結晶シリコン基板である。この基板１の
表面には、フイールド酸化膜２が形成されてい
る。このフイールド酸化膜２で囲まれた前記基板
１の素子領域にはP+型のソース・ドレイン領域
３，４が設けられている。前記素子領域上には、
ゲート酸化膜５を介して多結晶シリコンからなる
ゲート電極６が設けられている。前記基板１上に
は、前記ソース・ドレイン領域３，４に対応する
部分にコンタクトホール７を有したパツシベーシ
ヨン膜（SiO2膜）８が設けられている。前記コ
ンタクトホール７には、Al配線９が設けられて
いる。ところで、こうした構造のMOS型トラン
ジスタにおいては、Ａ−A′断面の不純物プロフ
アイルが第３図に示す通りとなつている。
第２図に示すものが知られている。図中の１は、
Ｎ型の単結晶シリコン基板である。この基板１の
表面には、フイールド酸化膜２が形成されてい
る。このフイールド酸化膜２で囲まれた前記基板
１の素子領域にはP+型のソース・ドレイン領域
３，４が設けられている。前記素子領域上には、
ゲート酸化膜５を介して多結晶シリコンからなる
ゲート電極６が設けられている。前記基板１上に
は、前記ソース・ドレイン領域３，４に対応する
部分にコンタクトホール７を有したパツシベーシ
ヨン膜（SiO2膜）８が設けられている。前記コ
ンタクトホール７には、Al配線９が設けられて
いる。ところで、こうした構造のMOS型トラン
ジスタにおいては、Ａ−A′断面の不純物プロフ
アイルが第３図に示す通りとなつている。
ところで、LSIのスピードを決定する要因の一
つとして、ゲートあたりの伝播波遅延時間があ
り、これはトランジスタの電流駆動能力及びゲー
ト間にぶらさがつている負荷容量などで主に決定
される。ここで、負荷容量の一つにドレインの拡
散層容量がある。つまり、素子の微細化が進むに
つれてスケーリング則に従つて基板の不純物濃度
を高くする方向にあるが、基板の不純物濃度が高
くなるとドレインとの接合の空乏層が伸びにくく
なり接合容量が増大し、素子の高速動作化ができ
ない。
つとして、ゲートあたりの伝播波遅延時間があ
り、これはトランジスタの電流駆動能力及びゲー
ト間にぶらさがつている負荷容量などで主に決定
される。ここで、負荷容量の一つにドレインの拡
散層容量がある。つまり、素子の微細化が進むに
つれてスケーリング則に従つて基板の不純物濃度
を高くする方向にあるが、基板の不純物濃度が高
くなるとドレインとの接合の空乏層が伸びにくく
なり接合容量が増大し、素子の高速動作化ができ
ない。
本発明は上記事情に鑑みてなされたもので、ド
レイン領域と半導体基板との接合容量を低減して
素子の高速動作化を達成できる半導体装置を提供
することを目的とする。
レイン領域と半導体基板との接合容量を低減して
素子の高速動作化を達成できる半導体装置を提供
することを目的とする。
本発明は、第１導電型の半導体基板と、この基
板表面に設けられた第２導電型のソース・ドレイ
ン領域と、前記ドレイン領域の直下に該ドレイン
領域と離間して設けられた第２導電型の拡散層と
を具備することにより、通常のドレイン領域と半
導体基板とのPN接合の下に更にPN接合を形成
して空芝層を広げ、ドレイン領域と基板との接合
容量の低減をし、素子の高速動作化を図つたつた
ものである。
板表面に設けられた第２導電型のソース・ドレイ
ン領域と、前記ドレイン領域の直下に該ドレイン
領域と離間して設けられた第２導電型の拡散層と
を具備することにより、通常のドレイン領域と半
導体基板とのPN接合の下に更にPN接合を形成
して空芝層を広げ、ドレイン領域と基板との接合
容量の低減をし、素子の高速動作化を図つたつた
ものである。
以下、本発明の一実施例に係るＰチヤネル
MOS型トランジスタを製造工程順に示す第１図
ａ〜ｄを参照して説明する。
MOS型トランジスタを製造工程順に示す第１図
ａ〜ｄを参照して説明する。
(1) まず、５×1016cm-3の不純物濃度を有するＮ
型の単結晶シリコン基板１１を用い、素子分離
領域に厚さ6000Åの厚いフイールド酸化膜１２
を形成した。つづいて、このフイールド酸化膜
１２で囲まれた素子領域上に厚さ100Åの酸化
膜（図示せず）を介して厚さ4000Åの多結晶シ
リコン膜（図示せず）をCVD法により形成し
た。次いで、この多結晶シリコン膜上にレジス
トを塗布、乾燥した後、パターニングして所定
の形状のレジストパターン１３を形成した（第
１図ａ図示）。しかる後、このレジストパター
ン１３をマスクとして前記多結晶シリコン膜及
び酸化膜を夫々反応性イオンエツチング
（RIE）によりエツチングし、多結晶シリコン
からなるゲート電極１４、ゲート酸化膜１５を
形成した。更に、前記レジストパターン１３を
マスクとしてボロンイオン１６を加速電圧
200KeV、ドーズ量５×1012cm-2の条件で前記
素子領域にイオン注入し、低濃度ボロン層１７
を形成した。ひきつづき、前記レジストパター
ン１３をマスクとしてBF2イオン１８を加速電
圧40KeV、ドーズ量２×1015cm-2の条件で前記
素子領域にイオン注入し、高濃度のボロン層１
９を形成した（第１図ｂ図示）。
型の単結晶シリコン基板１１を用い、素子分離
領域に厚さ6000Åの厚いフイールド酸化膜１２
を形成した。つづいて、このフイールド酸化膜
１２で囲まれた素子領域上に厚さ100Åの酸化
膜（図示せず）を介して厚さ4000Åの多結晶シ
リコン膜（図示せず）をCVD法により形成し
た。次いで、この多結晶シリコン膜上にレジス
トを塗布、乾燥した後、パターニングして所定
の形状のレジストパターン１３を形成した（第
１図ａ図示）。しかる後、このレジストパター
ン１３をマスクとして前記多結晶シリコン膜及
び酸化膜を夫々反応性イオンエツチング
（RIE）によりエツチングし、多結晶シリコン
からなるゲート電極１４、ゲート酸化膜１５を
形成した。更に、前記レジストパターン１３を
マスクとしてボロンイオン１６を加速電圧
200KeV、ドーズ量５×1012cm-2の条件で前記
素子領域にイオン注入し、低濃度ボロン層１７
を形成した。ひきつづき、前記レジストパター
ン１３をマスクとしてBF2イオン１８を加速電
圧40KeV、ドーズ量２×1015cm-2の条件で前記
素子領域にイオン注入し、高濃度のボロン層１
９を形成した（第１図ｂ図示）。
(2) 次に、900℃、60分間熱処理を行ない、前記
低濃度ボロン層１７、高濃度ボロン層１９中の
ボロンが活性化した。その結果、前記素子領域
の表面にはP+型のソース・ドレイン領域２０，
２１が形成され、かつこれらソース・ドレイン
領域２０，２１の直下の素子領域に低濃度のＰ
型層２０ａ，２１ａが前記ソース・ドレイン領
域２０，２１から離間して夫々形成された（第
１図ｃ図示）。なお、前記ソース、ドレイン領
域２０，２１は、イオン注入の代わりに気相成
長や固相拡散を用いて形成してもよい。つづい
て、全面にパツシベーシヨン用のSiO2膜２２
を堆積した後、ソース・ドレイン領域２０，２
１及びゲート電極２２上のSiO2膜２２を選択
的に開口し、コンタクトホール２３を形成し
た。次いで、これらコンタクトホール２３に
Al配線２４を形成し、ＰチヤネルMOSトラン
ジスタを製造した（第１図ｄ図示）。
低濃度ボロン層１７、高濃度ボロン層１９中の
ボロンが活性化した。その結果、前記素子領域
の表面にはP+型のソース・ドレイン領域２０，
２１が形成され、かつこれらソース・ドレイン
領域２０，２１の直下の素子領域に低濃度のＰ
型層２０ａ，２１ａが前記ソース・ドレイン領
域２０，２１から離間して夫々形成された（第
１図ｃ図示）。なお、前記ソース、ドレイン領
域２０，２１は、イオン注入の代わりに気相成
長や固相拡散を用いて形成してもよい。つづい
て、全面にパツシベーシヨン用のSiO2膜２２
を堆積した後、ソース・ドレイン領域２０，２
１及びゲート電極２２上のSiO2膜２２を選択
的に開口し、コンタクトホール２３を形成し
た。次いで、これらコンタクトホール２３に
Al配線２４を形成し、ＰチヤネルMOSトラン
ジスタを製造した（第１図ｄ図示）。
本発明に係るＰチヤネルMOSトランジスタは、
第１図ｄに示す如く、Ｎ型の単結晶シリコン基板
１１の素子領域にP+型のソース・ドレイン領域
２０，２１を設け、かつこれらソース・ドレイン
領域２０，２１の直下に該領域２０，２１から
夫々離間して低濃度のＰ型層２０ａ，２１ａを設
けた構造となつている。そして、第１図ｄをＡ−
A′で切つた断面の不純物プロフアイルは第４図
に示すようになる。同図において、実線は個々の
不純物プロフアイルで点線が全体の不純物であ
る。また、同図より３つのPN接合ができること
が明らかであり、浅い方からソース領域２０と基
板１１との接合Ａ、基板１１と低濃度のＰ型層２
０ａとの接合Ｂ、低濃度のＰ型層２０ａと基板１
１との接合Ｃである。従つて、素子の微細化が進
んでパンチスルーやシヨートチヤネル効果防止の
ため基板濃度が高くなつた場合、ドレイン領域２
１基板１１間に伸びる空芝層幅は小さくなり、接
合容量が増大する。具体的には、従来例ではドレ
インバイアス、VD＝０で基板側に伸びる空乏層
幅は約0.15μｍ、VD＝5Vで約0.4μｍである。これ
に対し、本発明の場合、VD＝0Vで約４倍、VD＝
5Vで約2.5倍の空乏層を伸ばすことができ、容量
はそれぞれ1/4，1/2.5と減少できる。これによ
り、本発明によれば素子の高速動作を行なうこと
ができる。
第１図ｄに示す如く、Ｎ型の単結晶シリコン基板
１１の素子領域にP+型のソース・ドレイン領域
２０，２１を設け、かつこれらソース・ドレイン
領域２０，２１の直下に該領域２０，２１から
夫々離間して低濃度のＰ型層２０ａ，２１ａを設
けた構造となつている。そして、第１図ｄをＡ−
A′で切つた断面の不純物プロフアイルは第４図
に示すようになる。同図において、実線は個々の
不純物プロフアイルで点線が全体の不純物であ
る。また、同図より３つのPN接合ができること
が明らかであり、浅い方からソース領域２０と基
板１１との接合Ａ、基板１１と低濃度のＰ型層２
０ａとの接合Ｂ、低濃度のＰ型層２０ａと基板１
１との接合Ｃである。従つて、素子の微細化が進
んでパンチスルーやシヨートチヤネル効果防止の
ため基板濃度が高くなつた場合、ドレイン領域２
１基板１１間に伸びる空芝層幅は小さくなり、接
合容量が増大する。具体的には、従来例ではドレ
インバイアス、VD＝０で基板側に伸びる空乏層
幅は約0.15μｍ、VD＝5Vで約0.4μｍである。これ
に対し、本発明の場合、VD＝0Vで約４倍、VD＝
5Vで約2.5倍の空乏層を伸ばすことができ、容量
はそれぞれ1/4，1/2.5と減少できる。これによ
り、本発明によれば素子の高速動作を行なうこと
ができる。
また、工程的には、ゲート電極１４を形成後、
ソース・ドレイン領域２０，２１形成のためのイ
オン注入時に、低濃度のＰ型層形成のためのイオ
ン注入を一工程増加させるだけでよく、ほどんど
負担にならない。
ソース・ドレイン領域２０，２１形成のためのイ
オン注入時に、低濃度のＰ型層形成のためのイオ
ン注入を一工程増加させるだけでよく、ほどんど
負担にならない。
なお、上記実施例では、低濃度のＰ型層をソー
ス・ドレイン領域の直下に夫々離間して設けた
が、これに限らず、ドレイン領域の直下のみに設
けた場合でも上記実施例と同様な効果が得られ
る。更に、上記実施例では、Ｐ型層はその不純物
濃度が低濃度である場合について述べたが、高濃
度であつても従来と比べ効果的である。
ス・ドレイン領域の直下に夫々離間して設けた
が、これに限らず、ドレイン領域の直下のみに設
けた場合でも上記実施例と同様な効果が得られ
る。更に、上記実施例では、Ｐ型層はその不純物
濃度が低濃度である場合について述べたが、高濃
度であつても従来と比べ効果的である。
また、上記実施例では、ＰチヤネルMOSトラ
ンジスタに適用した場合について述べたが、これ
に限らない。例えば、ＮチヤネルMOSトランジ
スタにも適用でき、更に相補型MOSトランジス
タでもよい。
ンジスタに適用した場合について述べたが、これ
に限らない。例えば、ＮチヤネルMOSトランジ
スタにも適用でき、更に相補型MOSトランジス
タでもよい。
以上詳述した如く本発明によれば、ドレイン領
域と半導体基板との寄生容量を低減して素子の高
速動作化をなしえる半導体装置を提供できる。
域と半導体基板との寄生容量を低減して素子の高
速動作化をなしえる半導体装置を提供できる。
第１図ａ〜ｄは本発明の一実施例に係るＰチヤ
ネルMOSトランジスタを製造工程順に示す断面
図、第２図は従来のＰチヤネルMOSトランジス
タの断面図、第３図は従来のＰチヤネルMOSト
ランジスタによる不純物濃度特性図、第４図は本
発明のＰチヤネルMOSトランジスタによる不純
物濃度特性図である。 １１……Ｎ型の単結晶シリコン基板、１２……
フイールド酸化膜、１４……ゲート電極、１５…
…ゲート酸化膜、１６……ボロンイオン、１７…
…低濃度ボロン層、１８……BF2層、１９……高
濃度ボロン層、２０……P+型のソース領域、２
１……P+型のドレイン領域、２０ａ，２１ａ…
…低濃度のＰ型層、２２……SiO2膜、２３……
コンタクトホール、２４……Al配線。
ネルMOSトランジスタを製造工程順に示す断面
図、第２図は従来のＰチヤネルMOSトランジス
タの断面図、第３図は従来のＰチヤネルMOSト
ランジスタによる不純物濃度特性図、第４図は本
発明のＰチヤネルMOSトランジスタによる不純
物濃度特性図である。 １１……Ｎ型の単結晶シリコン基板、１２……
フイールド酸化膜、１４……ゲート電極、１５…
…ゲート酸化膜、１６……ボロンイオン、１７…
…低濃度ボロン層、１８……BF2層、１９……高
濃度ボロン層、２０……P+型のソース領域、２
１……P+型のドレイン領域、２０ａ，２１ａ…
…低濃度のＰ型層、２２……SiO2膜、２３……
コンタクトホール、２４……Al配線。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板と、この基板表面に
設けられた第２導電型のソース・ドレイン領域
と、前記ドレイン領域の直下に該ドレイン領域と
離間して設けられた第２導電型の拡散層とを具備
することを特徴とする半導体装置。 ２ 第２導電型の拡散層の不純物濃度がドレイン
領域に対して低濃度であることを特徴とする特許
請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253208A JPS62112376A (ja) | 1985-11-12 | 1985-11-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253208A JPS62112376A (ja) | 1985-11-12 | 1985-11-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62112376A JPS62112376A (ja) | 1987-05-23 |
| JPH0422346B2 true JPH0422346B2 (ja) | 1992-04-16 |
Family
ID=17248058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60253208A Granted JPS62112376A (ja) | 1985-11-12 | 1985-11-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62112376A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698884A (en) * | 1996-02-07 | 1997-12-16 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same |
| KR100422584B1 (ko) * | 2001-06-30 | 2004-03-12 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
-
1985
- 1985-11-12 JP JP60253208A patent/JPS62112376A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62112376A (ja) | 1987-05-23 |
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