JPS59108354A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59108354A JPS59108354A JP21769782A JP21769782A JPS59108354A JP S59108354 A JPS59108354 A JP S59108354A JP 21769782 A JP21769782 A JP 21769782A JP 21769782 A JP21769782 A JP 21769782A JP S59108354 A JPS59108354 A JP S59108354A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、珪素基板と珪化物との界面に高濃度のドー
パントを含む珪素の層を形成するようにした半導体装置
の製造方法に関する。
パントを含む珪素の層を形成するようにした半導体装置
の製造方法に関する。
第1図(a)〜第1図(e)に従来のMO8型半導体の
製造工程を示す。第1図(a)の工程では、珪素基板1
にLOCO8などでフィールド酸化膜2を形成した後に
熱酸化でゲート酸化膜3を形成し、さらにリンなどのド
ーパントを含んだ多結晶珪素4をG■法で堆積させる。
製造工程を示す。第1図(a)の工程では、珪素基板1
にLOCO8などでフィールド酸化膜2を形成した後に
熱酸化でゲート酸化膜3を形成し、さらにリンなどのド
ーパントを含んだ多結晶珪素4をG■法で堆積させる。
これを第1図か)に示すように、ホトリソグラフィ法で
、ソース・ドレイン6形成のための開口を行う。
、ソース・ドレイン6形成のための開口を行う。
次に、第1図(C)に示すように、イオン注入のチャー
ジアップによる耐圧の低下を防ぐために、薄い導電性被
膜5を堆積させた後、Aa+などのイオン注入を行い、
ソース・ドレイン6を形成する。
ジアップによる耐圧の低下を防ぐために、薄い導電性被
膜5を堆積させた後、Aa+などのイオン注入を行い、
ソース・ドレイン6を形成する。
次に、第1図(d)に示すように、導電性被膜5管除去
し、イオン注入後の結晶性回復のためのアニールを行う
が、この際、イオン注入したドーパントが拡散し、ソー
ス・ドレイン6は拡がり6′となる。
し、イオン注入後の結晶性回復のためのアニールを行う
が、この際、イオン注入したドーパントが拡散し、ソー
ス・ドレイン6は拡がり6′となる。
この後、第1図(e)に示すように、CVD法で中間絶
縁膜7を全面に堆積し、拡がり6′上の開口後ソース・
ドレイン電極8を形成し、MO8型トランジスタを作成
する。
縁膜7を全面に堆積し、拡がり6′上の開口後ソース・
ドレイン電極8を形成し、MO8型トランジスタを作成
する。
しかし、この工程では、イオン注入工程を含むため
(a)、薄い導電性膜形成(以下、工程(a)と言う)
の)、イオン注入後のアニール(以下、工程(b)と言
う) が必要である。
の)、イオン注入後のアニール(以下、工程(b)と言
う) が必要である。
工程(a)は数百にという薄い膜で、しかも均一性が要
求され、また膜厚の変動により、ソース・ドレイン6の
ドーパントの量も異なるため、これを制御するための管
理が煩雑となる欠点がある。
求され、また膜厚の変動により、ソース・ドレイン6の
ドーパントの量も異なるため、これを制御するための管
理が煩雑となる欠点がある。
また、工程の)では、アニール温度がi o o o
’c付近で、他の製造工程よりも高いため、ソース・ド
レイン6が拡がシ接合が深くなってしまい、また、電極
8の材料にも1000℃のアニールに耐えるものという
制限があった。
’c付近で、他の製造工程よりも高いため、ソース・ド
レイン6が拡がシ接合が深くなってしまい、また、電極
8の材料にも1000℃のアニールに耐えるものという
制限があった。
この発明は、これらの欠点を解決するためになされたも
ので、工程の簡略化、高濃度の浅い接合ができ、高集積
のMO8LSIの製造工程に利用できる半導体装置の製
造方法を提供することを目的とする。
ので、工程の簡略化、高濃度の浅い接合ができ、高集積
のMO8LSIの製造工程に利用できる半導体装置の製
造方法を提供することを目的とする。
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第2図(a)ないし第2図(
e)はその一実施例の工程説明図である。
て図面に基づき説明する。第2図(a)ないし第2図(
e)はその一実施例の工程説明図である。
この第2図(a)〜第2図(e)において、第1図(a
)〜第1図(e)と同一部分には同一符号を付して述べ
ることにする。
)〜第1図(e)と同一部分には同一符号を付して述べ
ることにする。
まず、第2図(a)において、珪素基板1にLOGO8
構造でフィールド酸化膜2金形成し、珪素基板1を95
0〜1100℃で酸化し、250〜500Aのゲート酸
化膜3t−形成し、その上に電極材料4を堆積する。
構造でフィールド酸化膜2金形成し、珪素基板1を95
0〜1100℃で酸化し、250〜500Aのゲート酸
化膜3t−形成し、その上に電極材料4を堆積する。
次に、第2図軸)に示すように、ホトリソグラフィ法に
より、ソース・ドレイン6(第2図(d)、第2図(e
))となる部分の電極材料4の開口を行う。
より、ソース・ドレイン6(第2図(d)、第2図(e
))となる部分の電極材料4の開口を行う。
次に、第2図(C)に示すように、白金、ニッケルパラ
ジウムなどにヒ素、υノ、アンチモンなどのドーパント
を5〜50%含むターゲットから50〜500Aの膜9
を全面に蒸着する。
ジウムなどにヒ素、υノ、アンチモンなどのドーパント
を5〜50%含むターゲットから50〜500Aの膜9
を全面に蒸着する。
この際、形成される膜はターゲットと同じ程度ドーパン
ト量含む金属膜9で、非酸化性雰囲気で300〜600
℃でアニールすると、金属と珪素基板1が珪化反応を起
こし、第2図(d)に示すように珪化物10を形成する
。
ト量含む金属膜9で、非酸化性雰囲気で300〜600
℃でアニールすると、金属と珪素基板1が珪化反応を起
こし、第2図(d)に示すように珪化物10を形成する
。
この反応の際に、ドーパントは珪化物10内の偏析係数
が低いため、珪化物10と珪素基板1との界面に移行し
、そこに偏析するために浅くて、高濃度のソース・ドレ
イ/6を形成する。
が低いため、珪化物10と珪素基板1との界面に移行し
、そこに偏析するために浅くて、高濃度のソース・ドレ
イ/6を形成する。
次に、第2図(e)のように、珪、化物10および金属
膜9をエツチングする。その後、中間絶縁膜7を全面に
堆積させた後、ソース・ドレイン6に対応する部分を開
口し、このソース・ドレイン6にソース・ドレイン電極
8f形成し、MOSトランジスタとする。
膜9をエツチングする。その後、中間絶縁膜7を全面に
堆積させた後、ソース・ドレイン6に対応する部分を開
口し、このソース・ドレイン6にソース・ドレイン電極
8f形成し、MOSトランジスタとする。
以上説明したように、上記実施例ではイオン注入工程が
含まれないため数百^の薄い導電性膜の形成という工程
が不要となり、工程の簡易化が可能になる。
含まれないため数百^の薄い導電性膜の形成という工程
が不要となり、工程の簡易化が可能になる。
また、現在の工程中最も高い温度を必要とする結晶性回
復のためのアニールも不要となるため、より低温化のプ
ロセスが可能になる。
復のためのアニールも不要となるため、より低温化のプ
ロセスが可能になる。
すなわち、アニールによる不必要なドーパントの拡散が
軽減できるため、浅くて高濃度の接合が可能となり、ま
た、ゲート電極に関しても、よシ低融点の金属またはシ
リサイドの使用も可能となる。
軽減できるため、浅くて高濃度の接合が可能となり、ま
た、ゲート電極に関しても、よシ低融点の金属またはシ
リサイドの使用も可能となる。
また、ドーパント量はシリサイド膜で制御でき、拡散層
を安定に形成できる利点がある。
を安定に形成できる利点がある。
以上のように、この発明の半導体装置の製造方法によれ
ば、珪素基板とそのドーパントとなる元素を含む金属と
を珪化反応させ、珪化物と珪素界面にドーパントを偏析
するようにしたので、MO8型トランジスタ製造工程に
イオン注入を含まなくてよくなる。このため、工程の簡
略化、高濃度の浅い接合ができる利点があり、高集積の
MO8L8Iの製造工程に利用することができる。
ば、珪素基板とそのドーパントとなる元素を含む金属と
を珪化反応させ、珪化物と珪素界面にドーパントを偏析
するようにしたので、MO8型トランジスタ製造工程に
イオン注入を含まなくてよくなる。このため、工程の簡
略化、高濃度の浅い接合ができる利点があり、高集積の
MO8L8Iの製造工程に利用することができる。
【図面の簡単な説明】
第1図(a)ないし第1図(e)は従来のMO8型半導
体装置の製造方法の工程説明図、第2図(a)ないし第
2図(e)はそれぞれこの発明の半導体装置の製造方法
の工程説明図である。 1・・・珪素基板、2・・・フィールド酸化膜、3・・
・ゲート酸化膜、4・・・電極材料、6・・・ソース・
ドレイン、7・・・中間絶縁膜、8・・・ソース・ドレ
イン電極、9・・・ドーパントを含んだ金属膜、10・
・・珪化物。
体装置の製造方法の工程説明図、第2図(a)ないし第
2図(e)はそれぞれこの発明の半導体装置の製造方法
の工程説明図である。 1・・・珪素基板、2・・・フィールド酸化膜、3・・
・ゲート酸化膜、4・・・電極材料、6・・・ソース・
ドレイン、7・・・中間絶縁膜、8・・・ソース・ドレ
イン電極、9・・・ドーパントを含んだ金属膜、10・
・・珪化物。
Claims (1)
- 珪素基板上にゲート酸化膜を形成した後に電極材料を堆
積させて所定の領域の開口を行う工程と、ドーパントと
なる元素を含む金属と上記珪素基板とが珪化反応を起こ
して上記所定の領域の開口部分に珪化物を形成するとと
もにこの珪化物と上記珪素基板との界面に高濃度のドー
パントを含む珪素の層を形成する工程とよりなる半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21769782A JPS59108354A (ja) | 1982-12-14 | 1982-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21769782A JPS59108354A (ja) | 1982-12-14 | 1982-12-14 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59108354A true JPS59108354A (ja) | 1984-06-22 |
Family
ID=16708301
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21769782A Pending JPS59108354A (ja) | 1982-12-14 | 1982-12-14 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59108354A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61230373A (ja) * | 1985-04-05 | 1986-10-14 | Seiko Epson Corp | 半導体装置の製造方法 |
CN100428426C (zh) * | 2004-03-11 | 2008-10-22 | 茂德科技股份有限公司 | 金属氧化物半导体晶体管的形成方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55125649A (en) * | 1979-03-22 | 1980-09-27 | Nec Corp | Production of semiconductor integrated circuit |
JPS5753674A (en) * | 1980-09-17 | 1982-03-30 | Toshiba Corp | Emission ct |
-
1982
- 1982-12-14 JP JP21769782A patent/JPS59108354A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55125649A (en) * | 1979-03-22 | 1980-09-27 | Nec Corp | Production of semiconductor integrated circuit |
JPS5753674A (en) * | 1980-09-17 | 1982-03-30 | Toshiba Corp | Emission ct |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61230373A (ja) * | 1985-04-05 | 1986-10-14 | Seiko Epson Corp | 半導体装置の製造方法 |
CN100428426C (zh) * | 2004-03-11 | 2008-10-22 | 茂德科技股份有限公司 | 金属氧化物半导体晶体管的形成方法 |
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