JPH0391245A - 薄膜半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 監策≧匹剋里公畳 本発明はコンピュータや通信機器等に使用される薄膜半
導体装置とその製造方法、より詳しくはソース電極とド
レイン電極とゲート電極とがシリコン基板の上面に配設
された薄膜半導体装置とその製造方法に関する。

鎧米坐肢ぬ 近年、薄膜半導体装置は、コンピュータや通信機器ある
いは映像機器等における大規模集積回路（Ｌａｒｇｅ　
５ｃａｌｅ　ｊｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ　
：　Ｌ　Ｓ　Ｉ　）として広範に使用されている。

これら薄膜半導体装置の中に、ＭＯＳ　（＆ｊｅｔａｌ
Ｏｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒｌ型薄膜半導
体装置と呼称されるものがある。

このＭＯ５型薄膜半導体装置は、具体的には第５図に示
すように、断面略Ｕ字状のゲート絶縁膜５２と、隣接半
導体素子を分離するための素子分離層５３．５３とがシ
リコン基板５１の上面に形成されている。また、前記ゲ
ート絶縁膜５２の内面にはゲート電極５４が形成されて
おり、さらに、ゲート絶縁膜５２の一方の外面側にはキ
ャリアを供給するソース電極５５が形成され、他方の外
面側にはキャリアを引き出すドレイン電極５６が形成さ
れている。５７．５８はオーミックコンタクトを得るた
めの低抵抗層、５９は保護膜である。

該薄膜半導体装置にあっては、ソース電極５５及びドレ
イン電極５６のＯＮ状態において、ゲート電極５４に電
圧が印加されると、キャリアがチャネル部６０に誘起さ
れ、所望の増幅作用がなされる。

ところで、情報の高度化に伴い、最近の薄膜半導体装置
においては、集積度の増大化が図られ、パターンの微細
化が要請されている。そして、半導体の電気的特性を保
つため、パターンの微細化に伴い前記低抵抗層５７．５
８の深さり、、Ｄ２を浅く形成して構成の相似性を保つ
必要が生じてきている。

しかし、低抵抗層５７．５８の深さＤ＋、Ｄ２を浅くシ
た場合、低抵抗層５７．５８におけるキャリア通過のた
め断面積が小さくなるため、チャネル部６０に誘起され
るキャリアの通過抵抗が大きくなるという問題点があっ
た。

そこで、上記問題点を解消する手段として、第６図に示
すように、低抵抗層６５．６６の一部をシリサイド化し
たちのが提案されている。すなわち、該薄膜半導体装置
は、低抵抗層６５．６６の上部がシリサイド化されたシ
リサイド層６５ａ、６６ａとなっており、また多結晶シ
リコン部６３ａとシリサイド部６３ｂとでゲート電極６
３が形成されている。ここで、シリサイドとは、金属と
シリコンとを高温でもって処理して得られるシリコン化
合物をいい、耐熱性に優れ、その抵抗値は金属よりも大
きいが、通常の低抵抗層６５．６６と比べ、小さいとい
う特徴を有する。したがって、チャネル部６７に誘起さ
れるキャリアの通過抵抗は、第５図に示した薄膜半導体
装置に比べて減少し、キャリアの走行を円滑に行なわせ
ることが可能となる。

第７図は該薄膜半導体装置の製造方法の主要工程を示し
た図である。

まずシリコン基板６４の上面に所定形状のＳｉ○２膜６
８膜形８した後、ゲート電極の形成予定箇所に多結晶シ
リコン部６３ａを形成する（同図（ａ））。

次いで、イオン注入を行なってソース・ドレイン領域に
オーミックコンタクト層としての低抵抗層６５．６６を
形成しく同図（ｂ））、その後、フォトリソグラフィを
利用して断面略Ｕ字状のゲート絶縁膜６９及び素子分離
層７０．７１を形成する（同図（Ｃ））。

次に、試料全面に高融点金属７２を塗布した後（同図（
ｄ）Ｌ所定の温度で熱処理を施し、該高融点金属７２と
、シリコン基板６４及び多結晶シリコン部６３ａとをそ
の界面で反応させ、これら界面及び界面近傍をシリサイ
ド化し、シリサイド層６５ａ、６５ｂと、シリサイド部
６３ｂとを形成する。そしてこの後、シリサイド化され
ていない部分の高融点金属７２をエツチングして除去す
る（同図（ｅ））。

そして、フォトリソグラフィを利用してソース電極６１
及びドレイン電極６２を形成した後、最後に保護膜７３
を形成する（同図（ｆ））。

日が　？しようと　る課題 第６図に示した従来の薄膜半導体装置においては、シリ
サイド層６５ａ、６６ａが、上述した如く、金属７２と
シリコン基板６４とを高温下反応させることによって形
成されているが、熱処理を施す温度によってシリサイド
化する反応速度等が異なるため、温度や時間等の熱処理
条件が異なると、形成される前記シリサイド層６５ａ、
６６ａの深さり、、Ｄ４が異なり、半導体素子の特性が
ばらつきやすいという課題を残していた。

本発明は上記課題に鑑みなされたものであって、パター
ンの微細化が進んでち抵抗が増大することなく、耐熱性
に優れた高品質の薄膜半導体装置とその製造方法を提供
することを目的とする。

課題を　゛するための 上記目的を達成するために本発明は、ソース電極とドレ
イン電極とゲート電極とがシリコン基板の上面に配設さ
れた薄膜半導体装置において、少なくとも前記ソース電
極及び前記ドレイン電極がシリサイドで形成され、かつ
前記ソース電極及び前記ドレイン電極に接する低抵抗層
の一部がシリサイド化されていることを特徴としている
。

また、本発明に係る薄膜半導体装置の製造方法は、その
上面を除き絶縁膜で囲まれたゲート電極をシリコン基板
上に形成する工程と、前記シリコン基板上に金属層を形
成する工程と、前記金属層の上面にアモルファスシリコ
ン層を形成する工程と、熱処理を施して前記金属層と前
記アモルファスシリコン層と前記シリコン基板とを相互
に反応させ、低抵抗層の一部がソース電極とドレイン電
極をシリサイド化する工程と、を含むことを特徴として
いる。

任里 シリサイドは、「従来の技術」の項で述べたように、そ
の抵抗値は金属よりも高いが通常の低抵抗層よりも低い
という特徴を有する。

したがって、上記構成によれば、ソース電極及びドレイ
ン電極がシリサイドで形成され、かつ前記低抵抗層の一
部がシリサイドされているので、該シリコン基板の表面
近傍に励起され、チャンネル部を通過するキャリアの通
過抵抗が高くなるのを防止することができる。

また、上記薄膜半導体装置は、シリコン基板上に形成さ
れた金属層の上面に、結晶シリコンと比べて反応性に富
むアモルファスシリコン層を形成した後、熱処理を施し
て前記金属層と前記アモルファスシリコン層と前記シリ
コン基板とを相互に反応させ、低抵抗層の一部及びソー
ス電極とドレイン電極をシリサイド化することとしたの
で、前記金属層と前記アモルファスシリコン層との反応
が完結した後、前記シリコン基板と前記金属層との反応
が完結する。したがって、ソース電極及びドレイン電極
がシリサイド化されると共に、前記金属層及び前記アモ
ルファスシリコン層の膜厚を管理することにより、前記
低抵抗層の上部に形成されるシリサイド層の埋め込み深
さを精密に制御することが可能となる。

また、前記ソース電極及び前記ドレイン電極は、熱処理
がなされたシリサイドで形成されているので、耐熱性に
も優れている。

丈施田 以下、本発明に係る実施例を図面に基づき詳説する。

第１図は本発明に係る薄膜半導体装置の一例として示し
たｎ２１１ＭＯ３型トランジスタの要部断面図である。

１はｐ型のシリコン基板であって、該シリコン基板１の
表面には断面略Ｕ字状のゲート絶縁膜２及び隣接半導体
素子を分離するための素子分離層１７．１８が形成され
ている。ゲート絶縁膜２及び素子分離層１７．１８は、
共に５ｉＯ−からなり、ゲート絶縁膜２は、その膜厚が
５００人、高さが２０００人程度に形成され、素子分離
層１７．１８は、その膜厚が１μｍ程度に形成されてい
る。

また、該ゲート絶縁膜２の内部には上面が湾曲形状に形
成された多結晶シリコン部３が形成され、さらに該多結
晶シリコン部３の上面には膜厚約２５００人のシリサイ
ド部４が形成され、該シリサイド部４と前記多結晶シリ
コン部３とでゲート電極５が構成されている。

オーミックコンタクトを得るために形成された第１のｎ
″″低抵抗層７は厚み約０．３μｍに形成され、第１の
ｎ′″低抵抗層７にはソース電極８が第１の埋込み層９
を介して接続されている。また、ソース電極８はシリサ
イドで形成され、その基端はシリコン基板１の内部に埋
め込まれてシリサイド化された第１の埋込み層９に接続
されている。該第１の埋込み層９の深さＴ１は約５０Ｏ
Ａであり、第１の埋込み層９と第１のｎ″″低抵抗層７
とでソースコンタクト部１０が構成されている。そして
、該ソースコンタクト部１０により抵抗の増大が防止さ
れ、チャネル部１１を通過するキャリアの走行が円滑に
行なわれるように構成されている。尚、ソース電極８の
電極層厚さＴ２は約２００ＯＡに形成されている。

また、前記第１の０１低抵抗層７と同一形状の第２のｎ
′″低抵抗層１２の厚みは、前記第１のｎ′″低抵抗層
７の厚みと同様、約０．３μｍに形成されおり、この第
２のｎ′″低抵抗層１２にはドレイン電極１３が第２の
埋込み層１４を介して接続されている。また、ドレイン
電極１３は前記ソース電極８と同様シリサイドで形成さ
れ、その基端はシリコン基板ｌの内部に埋め込まれてシ
リサイド化された第２の埋込み層１４に接続されている
。そして、該第２の埋込みＮ１４と第２の０１低抵抗層
１２とでドレインコンタクト部１５が構成されている。

また、第２の埋込み層１４の深さＴ３及びドレイン電極
１３の電極層厚さＴ４は、前記第１の埋込み層９の深さ
Ｔ１及びソース電極層の厚さＴ２と同様、夫々Ｔ３＝５
０ＯＡ、Ｔ４＝２０００人程度に形成されている。

そして、これらソース電極８、ドレイン電極１３及びゲ
ート電極５の上面には保護膜１６が形成されている。該
保護膜１６は、リンガラス（ＰＳＧ）、ホウ素添加リン
ガラス（ＢＰＳＧ）等がらなり、膜厚３０００六に形成
されている。

次に、上記したｎタイ１ＭＯ５型トランジスタの製造方
法を第２図（ａ）〜（ｊ２）に基づき詳述する。

■熱酸化炉内においてｐ型のシリコン基板１を酸化し、
第２図（ａ）に示すように、膜厚約１５０人の第１のＳ
　ｉＯ２膜２１を形成する。該第１の５ｉｎ２膜２１の
形成は、温度１ｏｏｏ’ｃの下、Ａｒガスで希釈された
乾燥酸素雰囲気中にて２時間行なった。

■前記シリコン基板１をＣＶＤ装置内の所定箇所にセッ
トし、温度を７５０　’Ｃに設定した後、所定流量のＳ
ｉＨ４ガス及びＮＨ３ガスを該装置内に供給して第１の
５ｉｎ２膜２１の表面に膜厚１０００ÅのＳｉＮｘ層を
形成した。そしてこの後、該Ｓ　ｉ　Ｎ　ｘ層に所要の
エツチングを施し、１ 第２図（ｂ）に示すように、デバイスを形成する領域に
Ｓ　ｉ　Ｎ　ｘ膜２２を形成した。

■前記シリコン基板１を再び熱酸化炉内に入れ、■と同
様の酸化条件でもって前記Ｓ　ｉ　Ｎ　ｘ膜２２をマス
クとしてシリコン基板１に選択酸化を施した。そしてこ
の後、該ＳｉＮｘ膜２２をエツチング除去し、第２図（
Ｃ）に示すように、第２のＳｉＯ２膜２３膜形３した。

該第２の５ｉｆ２膜２３の膜厚は約１μｍであった。

■前記シリコン基板ｌを再びＣＶＤ装置内にセットして
該装置を所定圧力に減圧した後、所定流量のシリコン系
ガスを該装置に供給し、第１及び第２のＳ　ｉ　０２膜
２１．２３の表面に膜厚２０００Ａの多結晶シリコン層
を形成し、この後、イオン注入法により該多結晶シリコ
ン層に砒素を注入した。このイオン注入は、前記多結晶
シリコン層の低抵抗化を図るためのちのであって、イオ
ンの注入条件は、加速電圧１００ｋｅＶ、ドーズ量ｌＸ
　１０１６ｉｏｎｓ／ｃｍ２であった。次いで、該多結
晶シリコン層にエツチング加工を施し、第２図（ｄ）２ に示すように、多結晶シリコン部３を形成した。

このようにして形成された多結晶シリコン部３の幅は約
ｌｔＬｍ、奥行きは約５μｍであった。

■次に、第２図（ｅ）に示すように、シリコン基板ｌの
表面にイオンを注入し、その後熱処理を行なってオーミ
ックコンタクト層としての第１及び第２のｎ１低抵抗層
７．１２を形成した。イオン注入は加速電圧１００ｋｅ
Ｖ、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２で行ない、
熱処理は温度９５０℃に設定して行なった。このように
して形成されたこれらｎ′″低抵抗層７．１２の厚みは
約０．３μｍであった。

■前記シリコン基板ｌを熱酸化炉に入れてのと同様の酸
化条件で熱酸化を行ない、第２図（ｆ）に示すように、
膜厚５００人の第３のＳｉＯ２膜２４を多結晶シリコン
部３の周囲に形成し、該多結晶シリコン部３を第３のＳ
　ｉ　Ｏ２膜２４及び第１のＳｉＯ２膜２１膜間１した
。

■次に、第２図（ｇ）に示すように、第１及び第２のｎ
゛低抵抗層７．１２の上面に位置してぃる第１のＳｉＯ
□膜２１及び多結晶シリコン部３の上面に位置している
第３のＳ　ｉ　０２膜２４をエツチング除去し、ゲート
絶縁膜２及び素子分離層１７．１８を形成した。

■前記シリコン基板１を高周波スパッタリング装置内に
セットして所定のスパッタリングを行ない、第２図（ｈ
）に示すように、膜厚的１０００Åの金属層２５を形成
した。該金属層２５を構成する金属としては、後述する
熱処理に好適しかつ耐熱性の優れているＴａ、Ｗ、Ｍｏ
、Ｔｉ等の高融点金属が好ましく、本実施例ではＴａを
使用した。

■前記シリコン基板１をＣＶＤ装置内の所定箇所にセッ
トし、減圧下、シリコン系ガスを該装置内に導入し、第
２図（１）に示すように、金属層２５の上面にアモルフ
ァスシリコン層２６を形成した。本実施例の該アモルフ
ァスシリコン層２６には水素が含まれており、その膜厚
は約１５００人であった。

［相］次に、前記シリコン基板に熱処理を施し、金属層
２５とアモルファスシリコン層２６及びシリコン基板１
とを相互に反応させ、第２図（ｊ）に示すように、一部
がシリコン基板１に埋め込まれた第１及び第２の埋め込
み層９．１４を有するシリサイド層２７を形成した。す
なわち、金属との反応性に冨むアモルファスシリコン層
２６と前記金属層２５との反応が完了した後、該金属層
２５とシリコン基板１との反応が完了してシリサイド層
２７が形成されることとなる。ここで、金属層２５の上
面には結晶シリコン層を形成せずにアモルファスシリコ
ン層２６を形成したのは、アモルファスシリコン層２６
と金属層２５との反応の方が、シリコン基板１（単結晶
シリコン）と金属との反応より６反応性に富むことを利
用し、ソース電極８及びドレイン電極１３となるべき部
分のシリサイド化を容易に促進するためである。そして
、金属層２５とアモルファスシリコン層２６の膜厚を制
御することにより、第１及び第２の埋め込み層９．１４
の膜厚を管理することが可能となり、半導体素子の特性
の信頼性向上を図ることがｂ できる。尚、優れた耐熱性を有する薄膜半導体装置を得
るためには、８００〜１０００℃の温度で熱処理を行な
うのが望ましい。本実施例では温度を９００℃に設定し
て１０分間熱処理を施した。

また、シリサイド層２７は、前記熱処理により、その膜
厚が約２０００Ａに形成され、第１及び第２の埋め込み
層９．１４は、その埋め込み深さが約５００人の厚さで
埋め込まれている。

０次に、第２図（ｋ）に示すように、ゲート絶縁膜２の
上面に位置するシリサイド層２７をエツチング除去して
、ソース電極８、ドレイン電極１１及びゲート電極５を
形成した。すなわち、ソース電極８及びドレイン電極１
１はシリサイドで形成され、ゲート電極５は多結晶シリ
コン部３とシリサイド部４とで形成されている。

■最後にリンガラス（ＰＳ、Ｇ）を全面に塗布した後、
温度を９５０℃に設定して熱処理を施し、第２図（ｆ２
）に示すように、膜厚約３０００人の保護膜１６を形成
した。

このようにして形成されたＭＯ８型トランジス　ｂ り（第１図参照）においては、シリサイドの抵抗値は、
金属の抵抗値より高いもののｎ″″低抵抗層７．１２の
抵抗値よりも低いため、ｎ＋低抵抗層７．１２の深さが
浅くなってもチャネル部１１を通過するキャリアの通過
抵抗の増加を防止することができ、パターンが微細化し
てちキャリアの走行に支障をきたすことがなく、信頼性
の優れた薄膜半導体装置を得ることができる。因みに第
１及び第２の埋め込み層９．１４が形成されていない従
来のＭＯ５型トランジスタ（第５図参照）ではソース・
ドレインコンタクト部の層抵抗が３０Ω／口であるのに
対し、本実施例におけるコンタクト部１０．１５の層抵
抗は１Ω／口であり、層抵抗が大幅に低下するのが確認
された。

第３図は上記実施例の二次イオン質量分析のプロファイ
ルを示した特性図であり、第４図は比較例として第６図
に示した従来例のＭＯ３型トランジスタの二次イオン質
量分析のプロファイルの特性図である。横軸はスパッタ
リング時間（ｍｉｎ）　。

縦軸は二次イオン信号強度（ｔＪウント／５ｅｃ）を示
している。この二次イオン質量分析は、試料に０２、Ｎ
２．Ｃｓ等のイオンを照射し、叩き出された電子を分析
したものであり、スパッタリング時間と第１及び第２の
埋め込み層９．１４の深さとは略比例関係にある。

この二次イオン質量分析から明らがなように、本実施例
のＭＯ３型トランジスタにおいては、界面近傍のプロフ
ァイルが急峻であり、第１及び第２の埋め込み層９．１
４においては、Ｔａがシリコン基板１内に均一的に混入
してシリサイド化されているのに対し、比較例において
はプロファイルが滑らかであり、Ｔａがシリコン基板６
４内部に除々に浸透し、第１及び第２の埋め込み層６５
ａ、６６ａ内のＴａの分布が不均一であることが判る。

すなわち、比較例においてはＴａが除々にシリコン基板
内部に浸透していくため、温度や時間等の熱処理条件に
より、必ずしも所望のシリサイド化された埋め込み層が
得られるとは限らないのに対し、本実施例のＭＯ３型ト
ランジスタではプロファイルが急峻であり、金属層２５
とアモルファスシリコン層２６の膜厚を管理することに
より、所望の膜厚を有するシリサイド化された第１及び
第２の埋め込み層９．１４を容易に得ることができる。

このように本実施例の薄膜半導体装置は、金属層２５及
びアモルファスシリコン層２６の膜厚を管理することに
より第１及び第２の埋め込み層９．１４の膜厚を精密に
制御することができ、しかも高温で熱処理を行なうため
耐熱性にも優れている。

尚、本発明は上記実施例に限定されるちのではなく要旨
を逸脱しない範囲において変更可能なことはいうまでも
ない。薄膜半導体装置が優れた耐熱性を有するためには
、熱処理が施される金属が高融点を有するのが望ましい
が、該薄膜半導体装置を耐熱性が要求されない用途に使
用する場合においては、高価な高融点金属を使用する必
要がないのはいうまでもない。

象製坐苅遇 以上詳述したように本発明に係る薄膜半導体装■　９ 置は、少なくともソース電極及びドレイン電極がシリサ
イドで形成され、かつ前記ソース電極及び前記ドレイン
電極に接する低抵抗層の一部がシリサイド化されている
ので、パターンが微細化された場合、前記シリコン基板
の表面近傍において前記ソース電極及び前記ドレイン電
極に接続される低抵抗層の厚みが薄くなっても、シリサ
イドの抵抗は、通常の低抵抗層の抵抗よりも小さいため
、チャネル部を通過するキャリアの走行を円滑に行なう
ことができ、素子の特性低下を防止することができる。

また、本発明に係る製造方法によれば、前記ソース電極
及び前記ドレイン電極は、シリコン基板上に金属層を形
成した後、該金属層の上面にアモルファスシリコン層を
形成し、しかる後、熱処理を施し、前記金属層と前記ア
モルファスシリコン層と前記シリコン基板とを相互に反
応させてシリサイド化することにより製造しているので
、前記金属層と前記アモルファスシリコン層との反応が
終了した後、該金属層と前記シリコン基板との反　０ 応が終了する。そして、前記金属層と前記アモルファス
シリコン層の膜厚を管理することにより、シリコン基板
表面に埋め込まれシリサイド化される部分の厚みを制御
することが可能となり、特性の安定した信頼性の優れた
薄膜半導体装置を容易に製造することができる。

【図面の簡単な説明】

第１図は本発明に係る薄膜半導体装置の一実施例を示す
断面図、第２図（ａ）〜（Ｉ２）は本発明に係る薄膜半
導体装置の製造方法の一実施例を示す製造工程図、第３
図は本発明に係る薄膜半導体装置の二次イオン質量分析
のプロファイルを示す特性図、第４図は比較例の薄膜半
導体装置における二次イオン質量分析のプロファイルを
示す特性図、第５図は第１の従来例を示す薄膜半導体装
置の断面図、第６図は第２の従来例を示す薄膜半導体装
置の断面図、第７図（ａ）〜（ｆ）は第２の従来例に示
した薄膜半導体装置の製造方法の主要工程を示す図であ
る。 １・・・シリコン基板、２・・・ゲート絶縁膜（絶縁膜
）、５・・・ゲート電極、８・・・ソース電極、１３・
・・ドレイン電極、２５・・・金属層、２６・・・アモ
ルファスシリコン層、２７・・・シリサイド層。

Claims (2)

【特許請求の範囲】
1. （１）ソース電極とドレイン電極とゲート電極とがシリ
   コン基板の上面に配設された薄膜半導体装置において、 少なくとも前記ソース電極及び前記ドレイン電極がシリ
   サイドで形成され、かつ前記ソース電極及び前記ドレイ
   ン電極に接する低抵抗層の一部がシリサイド化されてい
   ることを特徴とする薄膜半導体装置。
2. （２）その上面を除き絶縁膜で囲まれたゲート電極をシ
   リコン基板上に形成する工程と、 前記シリコン基板上に金属層を形成する工程と、 前記金属層の上面にアモルファスシリコン層を形成する
   工程と、 熱処理を施して、前記金属層と前記アモルファスシリコ
   ン層と前記シリコン基板とを相互に反応させ、低抵抗層
   の一部及びソース電極とドレイン電極をシリサイド化す
   る工程と、 を含むことを特徴とする薄膜半導体装置の製造方法。