JPH01289165A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01289165A JPH01289165A JP63118227A JP11822788A JPH01289165A JP H01289165 A JPH01289165 A JP H01289165A JP 63118227 A JP63118227 A JP 63118227A JP 11822788 A JP11822788 A JP 11822788A JP H01289165 A JPH01289165 A JP H01289165A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法に関し、
製造コストを低減しながら、より高性能の半導体装置を
製造する方法を提供することを目的とし、Ｓｉ基板上に
、酸化速度がＳｉ より小さい第２半導体の層をエピタ
キシャル成長させる工程、該第２半導体の層をパターニ
ングする工程、形成された該第２半導体のパターン部分
と露出されたＳｉ部分とを同時に酸化させることによっ
て該第２半導体のパターン部分と該露出されたＳｉ部分
とにそれぞれゲート酸化膜とフィールド酸化膜とを形成
する工程、を含むように構成する。
製造する方法を提供することを目的とし、Ｓｉ基板上に
、酸化速度がＳｉ より小さい第２半導体の層をエピタ
キシャル成長させる工程、該第２半導体の層をパターニ
ングする工程、形成された該第２半導体のパターン部分
と露出されたＳｉ部分とを同時に酸化させることによっ
て該第２半導体のパターン部分と該露出されたＳｉ部分
とにそれぞれゲート酸化膜とフィールド酸化膜とを形成
する工程、を含むように構成する。
本発明は、半導体装置の製造方法に関する。
半導体装置の製造においては、素子間を電気的に絶縁す
るための厚いフィールド酸化膜および主として電流制御
のための薄いゲート酸化膜の少なくとも２種類の酸化膜
を形成する必要がある。従来、これら２種類の酸化膜は
一つの基板上に直接形成され、所要膜厚や所要膜質が異
なるためそれぞれ別々の工程で形成されていた。
るための厚いフィールド酸化膜および主として電流制御
のための薄いゲート酸化膜の少なくとも２種類の酸化膜
を形成する必要がある。従来、これら２種類の酸化膜は
一つの基板上に直接形成され、所要膜厚や所要膜質が異
なるためそれぞれ別々の工程で形成されていた。
たとえば典型的には、Ｓｉ基板上に耐酸化性膜としてＣ
ＶＤ窒化膜等の膜を形成し、窒化膜をパタ−ニングし、
形成された窒化膜パターン部分をマスクとして、露出さ
れたＳｉ部分のみを選択酸化してフィールド酸化膜を形
成し、窒化膜パターン部分を溶解して除去し、露出され
たＳｉの未酸化部分を酸化してゲート酸化膜を形成して
いた。
ＶＤ窒化膜等の膜を形成し、窒化膜をパタ−ニングし、
形成された窒化膜パターン部分をマスクとして、露出さ
れたＳｉ部分のみを選択酸化してフィールド酸化膜を形
成し、窒化膜パターン部分を溶解して除去し、露出され
たＳｉの未酸化部分を酸化してゲート酸化膜を形成して
いた。
しかし、半導体装置の高集債化、高性能化を進めるため
には、製造工程が増々繁雑になりコスト上昇が避けられ
ない一方、性能上も飛躍的な向上が困難であるという問
題があった。
には、製造工程が増々繁雑になりコスト上昇が避けられ
ない一方、性能上も飛躍的な向上が困難であるという問
題があった。
本発明は、製造コストを低減しながら、より高性能の半
導体装置を製造する方法を提供することを目的とする。
導体装置を製造する方法を提供することを目的とする。
上記の目的は、本発明によれば、Ｓｉ基板上に、酸化速
度がＳｉより小さい第２半導体の層をエピタキシャル成
長させる工程、該第２半導体の層をバターニングする工
程、形成された該第２半導体のパターン部分と露出され
たＳｉ 部分と該露出されたＳｉ部分とを同時に酸化さ
せることによって核第２半導体のパターン部分と該露出
されたＳｉ部分とにそれぞれゲート酸化膜とフィールド
酸化膜とを形成する工程、を含むことを特徴とする半導
体装置の製造方法によって達成される。
度がＳｉより小さい第２半導体の層をエピタキシャル成
長させる工程、該第２半導体の層をバターニングする工
程、形成された該第２半導体のパターン部分と露出され
たＳｉ 部分と該露出されたＳｉ部分とを同時に酸化さ
せることによって核第２半導体のパターン部分と該露出
されたＳｉ部分とにそれぞれゲート酸化膜とフィールド
酸化膜とを形成する工程、を含むことを特徴とする半導
体装置の製造方法によって達成される。
本発明においては、パターニングによって形成された第
２半導体のパターン部分をマスクとして利用して露出さ
れたＳｉ 部分に厚いフィールド酸化膜を形成しながら
、同時に第２半導体のパターン部分に薄いゲート酸化膜
を形成する。ゲート酸化膜を形成された第２半導体上に
、従来の方法で各種の素子を直接形成することができる
。２種類の酸化膜を単一の酸化工程で形成することがで
き、かつ従来のような窒化膜等の耐酸化性膜（マスク）
の除去工程を必要としない。
２半導体のパターン部分をマスクとして利用して露出さ
れたＳｉ 部分に厚いフィールド酸化膜を形成しながら
、同時に第２半導体のパターン部分に薄いゲート酸化膜
を形成する。ゲート酸化膜を形成された第２半導体上に
、従来の方法で各種の素子を直接形成することができる
。２種類の酸化膜を単一の酸化工程で形成することがで
き、かつ従来のような窒化膜等の耐酸化性膜（マスク）
の除去工程を必要としない。
第２半導体はＳｉよりも酸化速度が小さい半導体とする
。両者の酸化速度の比は酸化温度に依存する。第２半導
体に形成されるゲート酸化膜とＳｉ に形成されるフィ
ールド酸化膜の膜厚の比は両者の酸化速度の比によって
決定される。したがって、同時酸化によって形成される
ゲート酸化膜およびフィールド酸化膜のそれぞれの膜厚
は、酸化温度の選択によって所要値に制御することがで
きる。
。両者の酸化速度の比は酸化温度に依存する。第２半導
体に形成されるゲート酸化膜とＳｉ に形成されるフィ
ールド酸化膜の膜厚の比は両者の酸化速度の比によって
決定される。したがって、同時酸化によって形成される
ゲート酸化膜およびフィールド酸化膜のそれぞれの膜厚
は、酸化温度の選択によって所要値に制御することがで
きる。
第２半導体としてはＳｉＣが望ましい。ＳｉＣは、Ｓｉ
に比較して、ブレークダウン臨界電圧が高く、より高
速の作動が可能であり、熱や放射線に対する耐性も優れ
ている。したがって、ＳｉＣを用いることによって特に
著しい高性能化が可能である。
に比較して、ブレークダウン臨界電圧が高く、より高
速の作動が可能であり、熱や放射線に対する耐性も優れ
ている。したがって、ＳｉＣを用いることによって特に
著しい高性能化が可能である。
ＳｉＣ膜は近年１０００℃以下の温度で形成できるよう
になってきており（たとえば特願昭６０−２５４６０公
報等）、従来公知の誘導加熱による減圧ＣＶＤ法等の方
法で容易にエピタキシャル成長させることができる。
になってきており（たとえば特願昭６０−２５４６０公
報等）、従来公知の誘導加熱による減圧ＣＶＤ法等の方
法で容易にエピタキシャル成長させることができる。
酸化方法はしては、水蒸気等によるウェット酸化、酸素
や塩化水素によるドライ酸化等、従来の方法を用いる。
や塩化水素によるドライ酸化等、従来の方法を用いる。
特にウェット酸化はドライ酸化に比べて酸化速度が大き
いので有利である。ウェット酸化によって形成されたゲ
ート酸化膜について、耐圧性等の所要膜質を得るのに必
要であれば、酸化終了後に酸化処理炉内を窒素または塩
化水素の雰囲気で置換した状態でアニールすることもで
きる。これは、同一の炉内で雰囲気の置換と温度設定の
調製をすれば容易に行なえるので、実際上は酸化工程と
一体の工程として行なえる。あるいは、ウェット酸化を
行ないながら水蒸気雰囲気中に窒素または塩化水素を添
加して、酸化とアニールを併行して行なってもよい。
いので有利である。ウェット酸化によって形成されたゲ
ート酸化膜について、耐圧性等の所要膜質を得るのに必
要であれば、酸化終了後に酸化処理炉内を窒素または塩
化水素の雰囲気で置換した状態でアニールすることもで
きる。これは、同一の炉内で雰囲気の置換と温度設定の
調製をすれば容易に行なえるので、実際上は酸化工程と
一体の工程として行なえる。あるいは、ウェット酸化を
行ないながら水蒸気雰囲気中に窒素または塩化水素を添
加して、酸化とアニールを併行して行なってもよい。
本発明は、Ｓｉ基板とその上に形成した第２半導体パタ
ーンの酸化速度比を酸化温度で所要比に制御することに
よって、Ｓｉ露出領域のフィールド酸化膜と第２半導体
パターン領域のゲート酸化膜とを単一の酸化工程で形成
することができる。
ーンの酸化速度比を酸化温度で所要比に制御することに
よって、Ｓｉ露出領域のフィールド酸化膜と第２半導体
パターン領域のゲート酸化膜とを単一の酸化工程で形成
することができる。
更に、第２半導体としてＳｉＣを用いることによって、
半導体装置の性能を飛躍的に高めることができる。
半導体装置の性能を飛躍的に高めることができる。
第１図の手順でＭＯＳトランジスタを製造した。
シリコン基板１上に、誘導加熱による減圧ＣＶＤ法によ
って厚さ０．３−のＳｉＣ層２をエピタキシャル成長さ
せたく第１図（ａ））。異方性エツチング（使用ガス：
５ＩＣＩ４ ＋ＣＩを用いてＳｉＣ層２をバターニング
した（第１図（ｂ））。水蒸気雰囲気中、９００℃で６
０分間ウェット酸化を行なってＳｉＣのパターン部分と
Ｓｉの露出部分にそれぞれ厚さ５００人のゲート酸化膜
３と５０００人のフィールド酸化膜４を同時に形成した
く第１図（Ｃ））。
って厚さ０．３−のＳｉＣ層２をエピタキシャル成長さ
せたく第１図（ａ））。異方性エツチング（使用ガス：
５ＩＣＩ４ ＋ＣＩを用いてＳｉＣ層２をバターニング
した（第１図（ｂ））。水蒸気雰囲気中、９００℃で６
０分間ウェット酸化を行なってＳｉＣのパターン部分と
Ｓｉの露出部分にそれぞれ厚さ５００人のゲート酸化膜
３と５０００人のフィールド酸化膜４を同時に形成した
く第１図（Ｃ））。
酸化温度９００℃は以下の実験によって決定した。
第２図は、上記の水蒸気雰囲気中で種々の温度で６０分
間酸化した場合に形成される酸化膜の厚さの比γである
。ここで、γ（％）＝（β−３ｉＣ（１００）面の酸化
膜厚）／（単結晶Ｓｉ （１００）面上の酸化膜厚）Ｘ
１００であり、この値はすなわち両者の酸化速度の比で
ある。実験した酸化温度９００〜１１５０℃の範囲にお
いて、酸化温度の増加に伴ってγ値は１０から４０％ま
で増加する。図の関係から、ＳｉＣ上のゲート酸化膜の
厚さを５００八とし、Ｓｉ 上のフィールド酸化膜の厚
さを５０００人とするためには、γ値が１０％となる温
度９００℃を酸化温度とすればよい。
間酸化した場合に形成される酸化膜の厚さの比γである
。ここで、γ（％）＝（β−３ｉＣ（１００）面の酸化
膜厚）／（単結晶Ｓｉ （１００）面上の酸化膜厚）Ｘ
１００であり、この値はすなわち両者の酸化速度の比で
ある。実験した酸化温度９００〜１１５０℃の範囲にお
いて、酸化温度の増加に伴ってγ値は１０から４０％ま
で増加する。図の関係から、ＳｉＣ上のゲート酸化膜の
厚さを５００八とし、Ｓｉ 上のフィールド酸化膜の厚
さを５０００人とするためには、γ値が１０％となる温
度９００℃を酸化温度とすればよい。
酸化温度をたとえば１０５０℃とすれば、１２２０％で
あるから、Ｓｌ上のフィールド酸化膜の厚さ５０００
Ａに対してＳｉＣ上のゲート酸化膜の厚さは１０００人
となる。このように、第２半導体とＳｉ基板の組合せ、
酸化方法等に応じて、所要のγ値を得るための酸化温度
を予め実験により決定できる。
あるから、Ｓｌ上のフィールド酸化膜の厚さ５０００
Ａに対してＳｉＣ上のゲート酸化膜の厚さは１０００人
となる。このように、第２半導体とＳｉ基板の組合せ、
酸化方法等に応じて、所要のγ値を得るための酸化温度
を予め実験により決定できる。
上記のようにゲート酸化膜およびフィールド酸化膜を形
成した後、Ｐ゛イオン注入用いてゲート酸化膜３上にド
ープトポリシリコン層５をｉｔし、更にこのドープトポ
リシコン層５をバターニングした（第１図（ｄ））。以
下、通常の方法で、イオン注入またはガス拡散または固
相−固相拡散によるソース領域およびドレーン領域の形
成、アニーノペ５ｉｎ２絶縁膜の形成、Ａβ電極形成等
を行なってＭＯＳトランジスタを形成した（第１図（ｅ
））。
成した後、Ｐ゛イオン注入用いてゲート酸化膜３上にド
ープトポリシリコン層５をｉｔし、更にこのドープトポ
リシコン層５をバターニングした（第１図（ｄ））。以
下、通常の方法で、イオン注入またはガス拡散または固
相−固相拡散によるソース領域およびドレーン領域の形
成、アニーノペ５ｉｎ２絶縁膜の形成、Ａβ電極形成等
を行なってＭＯＳトランジスタを形成した（第１図（ｅ
））。
６．７．８はそれぞれソース、ドレーン、ゲートの各Ａ
Ｉ電極である。
Ｉ電極である。
以上説明したように、本発明は単一の酸化工程でゲート
酸化膜とフィールド酸化膜を同時に形成できると共にＳ
ｉＣ上に半導体装置を形成できるので、製造工程を短縮
してコスト低減をしながら高性能の半導体装置を製造で
きるという効果を奏し、高集積化、高性能化を進める上
で多大な寄与をなすものである。
酸化膜とフィールド酸化膜を同時に形成できると共にＳ
ｉＣ上に半導体装置を形成できるので、製造工程を短縮
してコスト低減をしながら高性能の半導体装置を製造で
きるという効果を奏し、高集積化、高性能化を進める上
で多大な寄与をなすものである。
第１図は、本発明にしたがったＭＯＳトランジスタの製
造工程を示す断面図、および 第２図は、酸化温度による酸化速度比の変化を示す線図
である。 １・・・Ｓｉ基板、２・・・ＳｉＣ層、３・・・ゲート
酸化膜、４・・・フィールド酸化膜。 第１図
造工程を示す断面図、および 第２図は、酸化温度による酸化速度比の変化を示す線図
である。 １・・・Ｓｉ基板、２・・・ＳｉＣ層、３・・・ゲート
酸化膜、４・・・フィールド酸化膜。 第１図
Claims (1)
- 【特許請求の範囲】 Ｓｉ基板上に、酸化速度がＳｉより小さい第２半導体
の層をエピタキシャル成長させる工程、該第２半導体の
層をパターニングする工程、形成された該第２半導体の
パターン部分と露出されたＳｉ部分とを同時に酸化させ
ることによって該第２半導体のパターン部分と該露出さ
れたＳｉ部分とにそれぞれゲート酸化膜とフィールド酸
化膜とを形成する工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63118227A JPH01289165A (ja) | 1988-05-17 | 1988-05-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63118227A JPH01289165A (ja) | 1988-05-17 | 1988-05-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01289165A true JPH01289165A (ja) | 1989-11-21 |
Family
ID=14731369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63118227A Pending JPH01289165A (ja) | 1988-05-17 | 1988-05-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01289165A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014083942A1 (ja) * | 2012-11-28 | 2014-06-05 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| US9269765B2 (en) | 2013-10-21 | 2016-02-23 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device having gate wire disposed on roughened field insulating film |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142568A (ja) * | 1983-12-29 | 1985-07-27 | Sharp Corp | 炭化珪素電界効果トランジスタの製造方法 |
| JPS6281764A (ja) * | 1985-10-07 | 1987-04-15 | Agency Of Ind Science & Technol | 炭化シリコン電界効果トランジスタの製造方法 |
-
1988
- 1988-05-17 JP JP63118227A patent/JPH01289165A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142568A (ja) * | 1983-12-29 | 1985-07-27 | Sharp Corp | 炭化珪素電界効果トランジスタの製造方法 |
| JPS6281764A (ja) * | 1985-10-07 | 1987-04-15 | Agency Of Ind Science & Technol | 炭化シリコン電界効果トランジスタの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9450060B2 (en) | 2012-11-28 | 2016-09-20 | Sumitomo Electric Industries, Ltd. | Method of manufacturing a silicon carbide semiconductor device |
| US9716157B2 (en) | 2012-11-28 | 2017-07-25 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device |
| US9269765B2 (en) | 2013-10-21 | 2016-02-23 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device having gate wire disposed on roughened field insulating film |
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