JPH02284471A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02284471A JPH02284471A JP10648589A JP10648589A JPH02284471A JP H02284471 A JPH02284471 A JP H02284471A JP 10648589 A JP10648589 A JP 10648589A JP 10648589 A JP10648589 A JP 10648589A JP H02284471 A JPH02284471 A JP H02284471A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、絶縁ゲート型トランジスタ（ＭＯＳトランジ
スタ等）を含む半導体装置の製造方法に関するものであ
り、特には上記トランジスクのデー１−電極畏の制御方
法に関するものである。
スタ等）を含む半導体装置の製造方法に関するものであ
り、特には上記トランジスクのデー１−電極畏の制御方
法に関するものである。
〈従来の技術〉
ＭＯ５型半導体装置は大規模化、箭速化の為、年々微細
化が進み、回路性能を左右するデー１−電極長も、それ
に伴って微積１化されている。このゲート雷極長は、ゲ
ーＩ−電極材料堆積後、フォトレジストをマスク材とし
て、」記号電極拐料を加工し、決められる。
化が進み、回路性能を左右するデー１−電極長も、それ
に伴って微積１化されている。このゲート雷極長は、ゲ
ーＩ−電極材料堆積後、フォトレジストをマスク材とし
て、」記号電極拐料を加工し、決められる。
〈発明が解決しようとする課題〉
上記デー１−電極長の制術は、半導体装置の性ｆｍを決
める重要ら要因（増幅率に関係する）であるが、これを
加工する場合のフ、ｌＩ−レジスト寸法の制御や、フォ
トレジストをマスク利として加工する場合の処理工程、
条件に大いに依存し高精度に制御することが難しい。
める重要ら要因（増幅率に関係する）であるが、これを
加工する場合のフ、ｌＩ−レジスト寸法の制御や、フォ
トレジストをマスク利として加工する場合の処理工程、
条件に大いに依存し高精度に制御することが難しい。
〈課題を解決するための手段〉
本発明は上記問題点を解決する為になされたものであシ
、ゲート雫イ駅長にゲート電極材料堆積時の膜厚を利用
することで、ゲーＩ−電極長の制御が膜厚制御と同程度
に出来るため、非常によい制御性が得られることを特徴
とする。
、ゲート雫イ駅長にゲート電極材料堆積時の膜厚を利用
することで、ゲーＩ−電極長の制御が膜厚制御と同程度
に出来るため、非常によい制御性が得られることを特徴
とする。
すなわち、本発明に係る半導体装置の製造方法は、半導
体基板上に所定５嘆厚の薄膜を堆積し、該薄膜を所定パ
ターンにパターニングする工程ト、上記半導体基板上に
ゲート絶縁膜全形成する工程と、全面にゲート導電（゛
研形成用として所定膜厚の導電体膜を堆積する工程と、
上記導電体膜全所定量エッチバックし、上記パターン化
薄膜の側壁部のみにゲート電極となる部分を残存させる
工程と、上記パターン化薄膜を除去する工程と、上記残
存導電体膜部分から成るゲート電極全マスクとして、上
記半導体基板に不純物を導入しソース、ドレイン領域を
形成する工程とを含むことを特徴とするものである。
体基板上に所定５嘆厚の薄膜を堆積し、該薄膜を所定パ
ターンにパターニングする工程ト、上記半導体基板上に
ゲート絶縁膜全形成する工程と、全面にゲート導電（゛
研形成用として所定膜厚の導電体膜を堆積する工程と、
上記導電体膜全所定量エッチバックし、上記パターン化
薄膜の側壁部のみにゲート電極となる部分を残存させる
工程と、上記パターン化薄膜を除去する工程と、上記残
存導電体膜部分から成るゲート電極全マスクとして、上
記半導体基板に不純物を導入しソース、ドレイン領域を
形成する工程とを含むことを特徴とするものである。
〈作 用〉
本発明によれば、ゲート電極長の制御性向上は勿論、０
．５μｍ、以下のゲート電極長が、フォ１−レジスト等
のマスク）１ｇ’ ｋ使用せずに形成することかできる
。
．５μｍ、以下のゲート電極長が、フォ１−レジスト等
のマスク）１ｇ’ ｋ使用せずに形成することかできる
。
〈実施例〉
以下、第１図全参照して本発明の詳細な説明する。但し
、この実施例は本発明を限定するものではない。
、この実施例は本発明を限定するものではない。
■ Ｐ型Ｓ１基板１上に化学的気相成長法又は熱酸化法
により１μｍのＳｉＯ□膜２を形成する（第１図（ａ）
）。
により１μｍのＳｉＯ□膜２を形成する（第１図（ａ）
）。
■ フォトリソグラフィー工程によシ上記５１０２膜２
を所定パターンにパターニングする（第１図（１））
）。
を所定パターンにパターニングする（第１図（１））
）。
■ ゲート絶縁膜（Ｓ ｉ ０２膜）３全熱酸化法によ
シ形成する（第１図（Ｃ））。
シ形成する（第１図（Ｃ））。
■ ゲート電極形成用としてＪｑ、さ５０００Ａの多結
晶Ｓｉ膜４を堆積する。これは減圧式化学的気相成長法
を用いる（第１１ａ（ｄ））。該多結晶Ｓｉ膜にばＰ
ＯＣｌ ３ の品温拡散又はイオンを玉入にて不純物を
導入しておく。
晶Ｓｉ膜４を堆積する。これは減圧式化学的気相成長法
を用いる（第１１ａ（ｄ））。該多結晶Ｓｉ膜にばＰ
ＯＣｌ ３ の品温拡散又はイオンを玉入にて不純物を
導入しておく。
■ フ副トレジスト等低粘度相判を塗布し、異方性エツ
チング法を用いて、上記１μｍ５ｉＯ２膜２上の多結晶
Ｓ１膜全除去する（第１ 因（ｅ） ）。
チング法を用いて、上記１μｍ５ｉＯ２膜２上の多結晶
Ｓ１膜全除去する（第１ 因（ｅ） ）。
■ 異方性エツチング法を用いて多結晶Ｓｉ膜を５００
ＯＡエツチングし、その後５ｉ０２膜２を１余去するこ
とによって、ゲート電極となる多結晶Ｓｉｔ摸４′のみ
が残存する（第１図（ｆ））。
ＯＡエツチングし、その後５ｉ０２膜２を１余去するこ
とによって、ゲート電極となる多結晶Ｓｉｔ摸４′のみ
が残存する（第１図（ｆ））。
■ ゲート電極４′全マスクとして、”Ａｓ＋にイオン
注入し、熱処理を行うことによって、ソース、ドレイン
領域５を形成する（第１図（ｇ））。
注入し、熱処理を行うことによって、ソース、ドレイン
領域５を形成する（第１図（ｇ））。
■ 以降、ｍ間絶縁膜形成、電極取り出し口形成、電極
配線パターニング等を行つことで、所望のゲート電極長
に制御されたＭＯＳ）ランジスタを有する半導体装置を
得ることができる。
配線パターニング等を行つことで、所望のゲート電極長
に制御されたＭＯＳ）ランジスタを有する半導体装置を
得ることができる。
〈発明の効果〉
以上詳ｆ（ＩＩにｉＴ／ｉ！明したように、本発明によ
れば、ゲーＩ−電極長の１′１．Ｊ￥１１１度制御が可
制御なるものである。
れば、ゲーＩ−電極長の１′１．Ｊ￥１１１度制御が可
制御なるものである。
第１図（ａ）乃至（ｇ）は本発明の一実施例の工程説明
図である。 符号の説明 １：Ｐ型Ｓ１基板、 ２：ＳｉＯ□膜、デー１−絶縁膜
、 ４：多結晶Ｓｉ膜、１・電極、 ５：ソ ４′二ゲ ス、ドレイン領域。 ３ ：
図である。 符号の説明 １：Ｐ型Ｓ１基板、 ２：ＳｉＯ□膜、デー１−絶縁膜
、 ４：多結晶Ｓｉ膜、１・電極、 ５：ソ ４′二ゲ ス、ドレイン領域。 ３ ：
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に所定膜厚の薄膜を堆積し、該薄膜を
所定パターンにパターニングする工程と、上記半導体基
板上にゲート絶縁膜を形成する工程と、 全面にゲート電極形成用として所定膜厚の導電体膜を堆
積する工程と、 上記導電体膜を所定量エッチバックし、上記パターン化
薄膜の側壁部のみにゲート電極となる部分を残存させる
工程と、 上記パターン化薄膜を除去する工程と、 上記残存導電体膜部分から成るゲート電極をマスクとし
て、上記半導体基板に不純物を導入しソース、ドレイン
領域を形成する工程とを含むことを特徴とする、半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10648589A JPH02284471A (ja) | 1989-04-26 | 1989-04-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10648589A JPH02284471A (ja) | 1989-04-26 | 1989-04-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02284471A true JPH02284471A (ja) | 1990-11-21 |
Family
ID=14434772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10648589A Pending JPH02284471A (ja) | 1989-04-26 | 1989-04-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02284471A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5171714A (en) * | 1991-04-15 | 1992-12-15 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor device having interconnetion patterns |
-
1989
- 1989-04-26 JP JP10648589A patent/JPH02284471A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5171714A (en) * | 1991-04-15 | 1992-12-15 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor device having interconnetion patterns |
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