JPH0444250A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0444250A JPH0444250A JP15077690A JP15077690A JPH0444250A JP H0444250 A JPH0444250 A JP H0444250A JP 15077690 A JP15077690 A JP 15077690A JP 15077690 A JP15077690 A JP 15077690A JP H0444250 A JPH0444250 A JP H0444250A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- layer
- opening
- mask
- insulation film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 title description 9
- 238000005530 etching Methods 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 abstract description 14
- 238000000034 method Methods 0.000 abstract description 12
- 229910052751 metal Inorganic materials 0.000 abstract description 9
- 239000002184 metal Substances 0.000 abstract description 9
- 229910021332 silicide Inorganic materials 0.000 abstract description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 9
- 238000002513 implantation Methods 0.000 abstract description 7
- 239000013078 crystal Substances 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 5
- 238000000059 patterning Methods 0.000 abstract 2
- 238000007796 conventional method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- -1 silicon ions Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はコンタクトホール等の開孔部を有する半導体
装置の製造方法に関する。
装置の製造方法に関する。
第２Ａ図及び第２Ｂ図はコンタクトホールを有する半導
体装置の従来の製造方法を示す断面工程図である。下地
層１上のコンタクトを取りたい領域にコンタクト抵抗低
減のための金属シリサイド層２を形成する。下地層１は
例えば、図示していないが、シリコン基板上に形成され
たトランジスタ素子を含む。次に、下地層１及び金属シ
リサイド層２上に絶縁膜３を形成し、その上にレジスト
４を形成した後、写真製版工程により金属シリサイド層
２上の絶縁膜３が露出するようにレジスト４をパターニ
ングする（第２Ａ図）。
体装置の従来の製造方法を示す断面工程図である。下地
層１上のコンタクトを取りたい領域にコンタクト抵抗低
減のための金属シリサイド層２を形成する。下地層１は
例えば、図示していないが、シリコン基板上に形成され
たトランジスタ素子を含む。次に、下地層１及び金属シ
リサイド層２上に絶縁膜３を形成し、その上にレジスト
４を形成した後、写真製版工程により金属シリサイド層
２上の絶縁膜３が露出するようにレジスト４をパターニ
ングする（第２Ａ図）。
次にバターニングされたレジスト４をマスクとして絶縁
膜３エツチングを施すと第２Ｂ図に示すようにコンタク
トホール５が形成される。このとき、コンタクトホール
５の設計寸法が小さい場合、コンタクトホール５を設計
寸法通りに形成するためにオーバーエツチングを施す必
要がある。その後、アルミニウム膜を堆積させて配線を
行う等の工程を行う。
膜３エツチングを施すと第２Ｂ図に示すようにコンタク
トホール５が形成される。このとき、コンタクトホール
５の設計寸法が小さい場合、コンタクトホール５を設計
寸法通りに形成するためにオーバーエツチングを施す必
要がある。その後、アルミニウム膜を堆積させて配線を
行う等の工程を行う。
コンタクトホールを有する従来の半導体装置は以上のよ
うな工程で製造されており、コンタクトホール５の設計
寸法が小さい場合、オーバーエツチング量を大きくしな
ければならない。このとき、第２Ｂ図に示すように金属
シリサイド層２もエツチングされてしまい、金属シリサ
イド層２の膜厚が薄くなるという問題点があった。
うな工程で製造されており、コンタクトホール５の設計
寸法が小さい場合、オーバーエツチング量を大きくしな
ければならない。このとき、第２Ｂ図に示すように金属
シリサイド層２もエツチングされてしまい、金属シリサ
イド層２の膜厚が薄くなるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、開孔部を有するレジストをマスクとして第２
の層にエツチングを施し、レジストの開孔部下の第２の
層をレジストの開孔部に応じた大きさに開孔する場合、
第２の層の下に形成された第１の層の厚さが薄くならな
い半導体装置の製造方法を得ることを目的とする。
たもので、開孔部を有するレジストをマスクとして第２
の層にエツチングを施し、レジストの開孔部下の第２の
層をレジストの開孔部に応じた大きさに開孔する場合、
第２の層の下に形成された第１の層の厚さが薄くならな
い半導体装置の製造方法を得ることを目的とする。
この発明に係る半導体装置の製造方法は、第１の層を準
備する工程と、前記第１の層上に第２の層を形成する工
程と、前記第２の層上に開孔部を有するレジストを形成
する工程と、前記レジストをマスクとして前記第２の層
に処理を施し、前記レジストの開孔部下の第２の層のエ
ツチングレートを高くする工程と、前記レジストをマス
クとして前記第２の層にエツチングを施し、前記レジス
トの開孔部下の第２の層を前記レジストの開孔部の大き
さに応じた大きさに開孔する工程とを備えている。
備する工程と、前記第１の層上に第２の層を形成する工
程と、前記第２の層上に開孔部を有するレジストを形成
する工程と、前記レジストをマスクとして前記第２の層
に処理を施し、前記レジストの開孔部下の第２の層のエ
ツチングレートを高くする工程と、前記レジストをマス
クとして前記第２の層にエツチングを施し、前記レジス
トの開孔部下の第２の層を前記レジストの開孔部の大き
さに応じた大きさに開孔する工程とを備えている。
この発明においては、開孔部を有するレジストをマスク
として第２の層に処理を施し、レジストの開孔部下の第
２の層のエツチングレートを高くする工程を設けている
ので、レジストをマスクとして第２の層にエツチングを
施し、レジストの開孔部下の第２の層をレジストの開孔
部に応した大きさに開孔する場合、オーバーエツチング
量を減らすことができ、第１の層がエツチングされない
。
として第２の層に処理を施し、レジストの開孔部下の第
２の層のエツチングレートを高くする工程を設けている
ので、レジストをマスクとして第２の層にエツチングを
施し、レジストの開孔部下の第２の層をレジストの開孔
部に応した大きさに開孔する場合、オーバーエツチング
量を減らすことができ、第１の層がエツチングされない
。
第１Ａ図及び第１Ｂ図はこの発明に係る半導体装置の製
造方法の一実施例を示す断面工程図である。
造方法の一実施例を示す断面工程図である。
絶縁膜３上にバターニングされたレジスト４を形成する
までの工程は従来と同様である。次にバターニングされ
たレジスト４をマスクとして不純物１０を絶縁膜３のコ
ンタクトポール５を形成する部分に注入することにより
第１Ａ図に示すように不純物注入領域３ａを形成する。
までの工程は従来と同様である。次にバターニングされ
たレジスト４をマスクとして不純物１０を絶縁膜３のコ
ンタクトポール５を形成する部分に注入することにより
第１Ａ図に示すように不純物注入領域３ａを形成する。
例えば絶縁膜３がシリコン酸化膜の場合は注入される不
純物１０はシリコンイオンである。この不純物注入領域
３ａは結晶構造が乱され、エツチングレートが他の部分
の絶縁膜３よりも高くなっている。
純物１０はシリコンイオンである。この不純物注入領域
３ａは結晶構造が乱され、エツチングレートが他の部分
の絶縁膜３よりも高くなっている。
次に、レジスト４をマスクとして絶縁膜３にエツチング
を施し、第２Ｂ図に示すようにレジスト４の開孔部下の
絶縁膜３（不純物注入領域３ａ）をレジスト４の開孔部
に応じた大きさに開孔する。
を施し、第２Ｂ図に示すようにレジスト４の開孔部下の
絶縁膜３（不純物注入領域３ａ）をレジスト４の開孔部
に応じた大きさに開孔する。
不純物注入領域３ａはエツチングレートが高いので、従
来よりもオーバーエツチング量を減少させることができ
、従来のように金属シリサイド層２の膜厚が薄くなるこ
とがない。
来よりもオーバーエツチング量を減少させることができ
、従来のように金属シリサイド層２の膜厚が薄くなるこ
とがない。
なお、上記実施例では絶縁膜３のエツチングレートを高
めるのに不純物注入を用いたが、エツチングレートを選
択的に高められるのであれば不純物注入に限らずいかな
る方法を用いてもよい。
めるのに不純物注入を用いたが、エツチングレートを選
択的に高められるのであれば不純物注入に限らずいかな
る方法を用いてもよい。
また、上記実施例では第１の層として金属シリサイド層
２を示し、第２の層として絶縁膜３を示したが、これら
に限定されず、第１の層上に第２の層を形成し、バター
ニングされたレジストをマスクとしてエツチングを施す
ことにより第２の層に開孔部を設ける場合すべてにこの
発明は適用できる。
２を示し、第２の層として絶縁膜３を示したが、これら
に限定されず、第１の層上に第２の層を形成し、バター
ニングされたレジストをマスクとしてエツチングを施す
ことにより第２の層に開孔部を設ける場合すべてにこの
発明は適用できる。
以上のようにこの発明によれば、開孔部を有するレジス
トをマスクとして第２の層に処理を施し、レジストの開
孔部下の第２の層のエツチングレートを高くする工程を
設けているので、レジストをマスクとして第２の層にエ
ツチングを施し、レジストの開孔部下の第２の層をレジ
ストの開孔部に応した大きさに開孔する場合、オーバー
エツチング量を減らすことができ、第１の層がエツチン
グされない。その結果、第１の層の厚さが減少すること
がないという効果がある。
トをマスクとして第２の層に処理を施し、レジストの開
孔部下の第２の層のエツチングレートを高くする工程を
設けているので、レジストをマスクとして第２の層にエ
ツチングを施し、レジストの開孔部下の第２の層をレジ
ストの開孔部に応した大きさに開孔する場合、オーバー
エツチング量を減らすことができ、第１の層がエツチン
グされない。その結果、第１の層の厚さが減少すること
がないという効果がある。
第１Ａ図及び第１Ｂ図はこの発明に係る半導体装置の製
造方法の一実施例を示す断面工程図、第２Ａ図及び第２
Ｂ図は従来の半導体装置の製造方法を示す断面工程図で
ある。 図において、２は金属シリサイド層、３は絶縁膜、３ａ
は不純物注入領域、４はレジスト、５はコンタクトホー
ル、１０は不純物である。 なお、各図中同一符号は同一または相当部分を示す。 第１Ａ図
造方法の一実施例を示す断面工程図、第２Ａ図及び第２
Ｂ図は従来の半導体装置の製造方法を示す断面工程図で
ある。 図において、２は金属シリサイド層、３は絶縁膜、３ａ
は不純物注入領域、４はレジスト、５はコンタクトホー
ル、１０は不純物である。 なお、各図中同一符号は同一または相当部分を示す。 第１Ａ図
Claims (1)
- （１）第１の層を準備する工程と、 前記第１の層上に第２の層を形成する工程と、前記第２
の層上に開孔部を有するレジストを形成する工程と、 前記レジストをマスクとして前記第２の層に処理を施し
、前記レジストの開孔部下の第２の層のエッチングレー
トを高くする工程と、 前記レジストをマスクとして前記第２の層にエッチング
を施し、前記レジストの開孔部下の第２の層を前記レジ
ストの開孔部に応じた大きさに開孔する工程とを備えた
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15077690A JPH0444250A (ja) | 1990-06-07 | 1990-06-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15077690A JPH0444250A (ja) | 1990-06-07 | 1990-06-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0444250A true JPH0444250A (ja) | 1992-02-14 |
Family
ID=15504178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15077690A Pending JPH0444250A (ja) | 1990-06-07 | 1990-06-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0444250A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624860B1 (en) | 1998-01-26 | 2003-09-23 | Sharp Kabushiki Kaisha | Color filter layer providing transmitted light with improved brightness and display device using same |
| US6850298B2 (en) | 2001-10-02 | 2005-02-01 | Sharp Kabushiki Kaisha | Transflective liquid crystal display device with substrate having greater height in reflective region |
-
1990
- 1990-06-07 JP JP15077690A patent/JPH0444250A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624860B1 (en) | 1998-01-26 | 2003-09-23 | Sharp Kabushiki Kaisha | Color filter layer providing transmitted light with improved brightness and display device using same |
| US6850298B2 (en) | 2001-10-02 | 2005-02-01 | Sharp Kabushiki Kaisha | Transflective liquid crystal display device with substrate having greater height in reflective region |
| US7030948B2 (en) | 2001-10-02 | 2006-04-18 | Sharp Kabushiki Kaisha | Liquid crystal display device with color filter substrate height greater in reflection region than transmission region |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0444250A (ja) | 半導体装置の製造方法 | |
| JP3196241B2 (ja) | 半導体装置の製造方法 | |
| JPH09148449A (ja) | 半導体装置の製造方法 | |
| JP2817226B2 (ja) | 半導体装置の製造方法 | |
| KR100249150B1 (ko) | 필드산화막 형성방법 | |
| JP2000188396A (ja) | 半導体装置の製造方法 | |
| JP2630616B2 (ja) | 半導体装置の製造方法 | |
| KR100314738B1 (ko) | 반도체소자의게이트전극형성방법 | |
| KR970053546A (ko) | 반도체 장치의 금속 배선 형성 방법 | |
| JPH04127539A (ja) | 半導体装置の製造方法 | |
| KR100277898B1 (ko) | 반도체 소자의 듀얼 게이트 형성방법 | |
| JPH06275576A (ja) | 半導体装置の製造方法 | |
| JPS61224414A (ja) | 半導体装置の製造方法 | |
| JPS6041243A (ja) | 半導体装置の製造方法 | |
| KR19980053674A (ko) | 반도체 소자의 제조방법 | |
| JPH0653493A (ja) | 半導体装置 | |
| JPH0484422A (ja) | 微細な金属配線の形成方法 | |
| JPS63308385A (ja) | 埋込みゲ−ト型電界効果トランジスタの製造方法 | |
| JPH0529624A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH04102357A (ja) | 半導体装置 | |
| JPS6245057A (ja) | 半導体装置の製造方法 | |
| JPH053198A (ja) | 半導体装置の製造方法 | |
| JPH0428230A (ja) | 半導体装置の製造方法 | |
| JPH0878534A (ja) | 半導体装置及びその製造方法 | |
| JPS60113471A (ja) | 半導体装置の製造方法 |