JPH05326551A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH05326551A JPH05326551A JP12891192A JP12891192A JPH05326551A JP H05326551 A JPH05326551 A JP H05326551A JP 12891192 A JP12891192 A JP 12891192A JP 12891192 A JP12891192 A JP 12891192A JP H05326551 A JPH05326551 A JP H05326551A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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Abstract
(57)【要約】
【目的】 半導体装置のＭＯＳトランジスタ部分を自己
整合的に形成して、微細化および工程の簡略化を図り、
素子の信頼性を向上した半導体装置の製法を提供する。 【構成】 半導体基板１上に絶縁膜２を介してソース領
域９とドレイン領域１０に接続される引出し電極３ａ、
３ｂが高融点金属層で形成され、該引出し電極に接続さ
れてポリシリコン膜５によるサイドウォール７、８が形
成され、該サイドウォールからの不純物拡散によりソー
ス領域９およびドレイン領域１０が形成される。前記引
出し電極３ａ、３ｂに接続して、ソース電極１５、ドレ
イン電極１６が形成され、ゲート電極１４はゲート絶縁
膜１２、ポリシリコン電極１３を介して形成される。
整合的に形成して、微細化および工程の簡略化を図り、
素子の信頼性を向上した半導体装置の製法を提供する。 【構成】 半導体基板１上に絶縁膜２を介してソース領
域９とドレイン領域１０に接続される引出し電極３ａ、
３ｂが高融点金属層で形成され、該引出し電極に接続さ
れてポリシリコン膜５によるサイドウォール７、８が形
成され、該サイドウォールからの不純物拡散によりソー
ス領域９およびドレイン領域１０が形成される。前記引
出し電極３ａ、３ｂに接続して、ソース電極１５、ドレ
イン電極１６が形成され、ゲート電極１４はゲート絶縁
膜１２、ポリシリコン電極１３を介して形成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製法に関す
る。さらに詳しくはＭＯＳ型トランジスタを自己整合的
に製造する半導体装置の製法に関する。
る。さらに詳しくはＭＯＳ型トランジスタを自己整合的
に製造する半導体装置の製法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタを有する半導体装置
のＭＯＳトランジスタ部分の従来の製法は図２に示すよ
うな工程で行われている。すなわち、図２において、ま
ず、ａ工程に示すように半導体基板２１上にレジストマ
スク２２が形成され、チャネル領域２３の形成場所にイ
オン注入によりチャネル拡散が行われる。
のＭＯＳトランジスタ部分の従来の製法は図２に示すよ
うな工程で行われている。すなわち、図２において、ま
ず、ａ工程に示すように半導体基板２１上にレジストマ
スク２２が形成され、チャネル領域２３の形成場所にイ
オン注入によりチャネル拡散が行われる。
【０００３】つぎに、図２のｂ工程に示されるように、
レジスト膜２２が除去され、ゲート絶縁膜（ＳｉＯ
2 膜）２４、およびポリシリコン膜２５が形成され、レ
ジスト膜２６でパターニングされる。
レジスト膜２２が除去され、ゲート絶縁膜（ＳｉＯ
2 膜）２４、およびポリシリコン膜２５が形成され、レ
ジスト膜２６でパターニングされる。
【０００４】つぎに、図２のｃ工程に示されるように、
エッチングによりゲート部分のゲート絶縁膜２４ａおよ
びゲート電極２５ａが形成され、そのままボロンイオン
が注入されてｐ+ 型ソース領域２７、ｐ+ 型ドレイン領
域２８が形成される。
エッチングによりゲート部分のゲート絶縁膜２４ａおよ
びゲート電極２５ａが形成され、そのままボロンイオン
が注入されてｐ+ 型ソース領域２７、ｐ+ 型ドレイン領
域２８が形成される。
【０００５】ついで、図２のｄ工程に示されるように、
基板表面に層間絶縁膜２９が形成されたのち、コンタク
トホールが形成され、ソース電極３０、ゲート電極３
１、ドレイン電極３２が形成される。
基板表面に層間絶縁膜２９が形成されたのち、コンタク
トホールが形成され、ソース電極３０、ゲート電極３
１、ドレイン電極３２が形成される。
【０００６】
【発明が解決しようとする課題】前述の工程によりＭＯ
Ｓトランジスタを形成すると、マスク工程が４回行わ
れ、そのマスク工程の都度アライメントマージンを見込
む必要があり、素子の微細化の妨げになるという問題が
ある。
Ｓトランジスタを形成すると、マスク工程が４回行わ
れ、そのマスク工程の都度アライメントマージンを見込
む必要があり、素子の微細化の妨げになるという問題が
ある。
【０００７】本発明はこのような問題を解決して、微細
構造のトランジスタを提供することを目的とする。
構造のトランジスタを提供することを目的とする。
【０００８】本発明の他の目的は工程を簡略化してコス
トダウンを図り、安価な半導体装置を提供することにあ
る。
トダウンを図り、安価な半導体装置を提供することにあ
る。
【０００９】本発明のさらに他の目的は、製造工程でイ
オン注入を行わないで、基板へのダメージを最小限に抑
え、素子の信頼性を向上することにある。
オン注入を行わないで、基板へのダメージを最小限に抑
え、素子の信頼性を向上することにある。
【００１０】
【課題を解決するための手段】本発明に半導体装置の製
法は、（ａ）第１導電型の半導体基板上に絶縁膜を会し
て高融点金属層でソース電極およびドレイン電極の引出
し電極が形成され、（ｂ）第２導電型の不純物がドープ
されたポリシリコン膜が前記半導体基板の表面に形成さ
れ、該ポリシリコン膜からの不純物の導入により、前記
引出し電極のあいだの前記半導体基板表面に第２導電型
のチャネル領域が形成され、（ｃ）前記引出し電極の横
のみに前記ポリシリコン膜がサイドウォールとして残さ
れ、該サイドウォールから不純物がさらに前記半導体基
板に導入されてソース領域およびドレイン領域が形成さ
れ、（ｄ）ソース、ゲート、ドレインの各電極が形成さ
れてＭＯＳトランジスタが形成されることを特徴とする
ものである。
法は、（ａ）第１導電型の半導体基板上に絶縁膜を会し
て高融点金属層でソース電極およびドレイン電極の引出
し電極が形成され、（ｂ）第２導電型の不純物がドープ
されたポリシリコン膜が前記半導体基板の表面に形成さ
れ、該ポリシリコン膜からの不純物の導入により、前記
引出し電極のあいだの前記半導体基板表面に第２導電型
のチャネル領域が形成され、（ｃ）前記引出し電極の横
のみに前記ポリシリコン膜がサイドウォールとして残さ
れ、該サイドウォールから不純物がさらに前記半導体基
板に導入されてソース領域およびドレイン領域が形成さ
れ、（ｄ）ソース、ゲート、ドレインの各電極が形成さ
れてＭＯＳトランジスタが形成されることを特徴とする
ものである。
【００１１】
【作用】本発明によれば、ソース領域およびドレイン領
域の引出し電極を高融点金属で先に形成し、その引出し
電極を基にポリシリコン膜のサイドウォールによりソー
ス領域、ドレイン領域およびチャネル領域が形成される
ため、最初の引出し電極形成の際にマスクを１回使用す
るのみで、あとはマスクやアライメントマージンを必要
としない。そのため、微細なトランジスタを形成するこ
とができ、電極形成も引出し電極に形成すればよく、容
易に形成できる。さらにポリシリコン膜の不純物からの
拡散により不純物領域が形成されているため、イオン注
入をしなくて済み半導体基板へのダメージがなく、信頼
性の向上した素子を形成できる。
域の引出し電極を高融点金属で先に形成し、その引出し
電極を基にポリシリコン膜のサイドウォールによりソー
ス領域、ドレイン領域およびチャネル領域が形成される
ため、最初の引出し電極形成の際にマスクを１回使用す
るのみで、あとはマスクやアライメントマージンを必要
としない。そのため、微細なトランジスタを形成するこ
とができ、電極形成も引出し電極に形成すればよく、容
易に形成できる。さらにポリシリコン膜の不純物からの
拡散により不純物領域が形成されているため、イオン注
入をしなくて済み半導体基板へのダメージがなく、信頼
性の向上した素子を形成できる。
【００１２】
【実施例】つぎに、図面を参照しながら、本発明につい
て説明する。図１は本発明の一実施例である半導体装置
のＭＯＳトランジスタ部分の製造工程を示す図である。
て説明する。図１は本発明の一実施例である半導体装置
のＭＯＳトランジスタ部分の製造工程を示す図である。
【００１３】まず、図１のａ工程に示すように、第１導
電型の半導体基板１上に絶縁膜２、高融点金属層３が順
次形成され、パターニングにより開口部４が形成され
る。具体的には、ｎ型シリコン基板上にＣＶＤ法により
ＳｉＨ4 ガスとＮ2 Ｏガスを導入して気相反応させ、絶
縁膜２としてシリコン酸化膜が形成される。さらに、ス
パッタ法により、高融点金属層３としてタングステン層
が約１μｍ形成される。そののちレジスト膜をマスクと
してフォトリソグラフィ工程によりパターニングされ、
ＲＩＥ法による異方性エッチングでタングステン層と二
酸化ケイ素膜がエッチングされ、開口部４が形成され
る。その結果、タングステン層は分割されソース側引出
し電極３ａとドレイン側引出し電極３ｂとが形成され
る。
電型の半導体基板１上に絶縁膜２、高融点金属層３が順
次形成され、パターニングにより開口部４が形成され
る。具体的には、ｎ型シリコン基板上にＣＶＤ法により
ＳｉＨ4 ガスとＮ2 Ｏガスを導入して気相反応させ、絶
縁膜２としてシリコン酸化膜が形成される。さらに、ス
パッタ法により、高融点金属層３としてタングステン層
が約１μｍ形成される。そののちレジスト膜をマスクと
してフォトリソグラフィ工程によりパターニングされ、
ＲＩＥ法による異方性エッチングでタングステン層と二
酸化ケイ素膜がエッチングされ、開口部４が形成され
る。その結果、タングステン層は分割されソース側引出
し電極３ａとドレイン側引出し電極３ｂとが形成され
る。
【００１４】つぎに、図１のｂ工程に示すように、半導
体基板１の表面全体に第２導電型の高濃度不純物がドー
プされたポリシリコン膜５が形成され、半導体基板の開
口部に第２導電型の不純物領域６が形成される。具体的
には、ＬＰ−ＣＶＤ法により、ＳｉＨ4 ガスを原料とし
て、Ｂ2 Ｈ6 をドーパントガスとして導入し、６００〜
７００℃で約５分間の反応をさせることにより、ｐ+ 型
のポリシリコン膜が約０．５μｍ形成される。引き続き
９００〜１０００℃で約５分間の熱処理をすることによ
り、半導体基板１の開口部４の形成された部分にｐ- 型
の拡散領域が形成される。
体基板１の表面全体に第２導電型の高濃度不純物がドー
プされたポリシリコン膜５が形成され、半導体基板の開
口部に第２導電型の不純物領域６が形成される。具体的
には、ＬＰ−ＣＶＤ法により、ＳｉＨ4 ガスを原料とし
て、Ｂ2 Ｈ6 をドーパントガスとして導入し、６００〜
７００℃で約５分間の反応をさせることにより、ｐ+ 型
のポリシリコン膜が約０．５μｍ形成される。引き続き
９００〜１０００℃で約５分間の熱処理をすることによ
り、半導体基板１の開口部４の形成された部分にｐ- 型
の拡散領域が形成される。
【００１５】ついで、ポリシリコン膜５をエッチングし
てサイドウォール７、８が形成され、さらに熱処理によ
り、ソース領域９、ドレイン領域１０が形成される。具
体的には、ＲＩＥ法により全面をエッチバックすること
により、ｐ+ 型のポリシリコン膜のサイドウォール７、
８が、タングステンの引出電極の横側に形成され、引き
続き９００〜１０００℃、約１０分間の熱処理をするこ
とにより、サイドウォール７、８の下側のみにサイドウ
ォール７、８からボロンが半導体基板１に拡散してｐ+
型のソース領域９およびドレイン領域１０が形成され
る。このとき、サイドウォール７、８がない部分は不純
物領域６からボロンが逆にアウトディフュージョンし、
不純物濃度が若干淡くなる。
てサイドウォール７、８が形成され、さらに熱処理によ
り、ソース領域９、ドレイン領域１０が形成される。具
体的には、ＲＩＥ法により全面をエッチバックすること
により、ｐ+ 型のポリシリコン膜のサイドウォール７、
８が、タングステンの引出電極の横側に形成され、引き
続き９００〜１０００℃、約１０分間の熱処理をするこ
とにより、サイドウォール７、８の下側のみにサイドウ
ォール７、８からボロンが半導体基板１に拡散してｐ+
型のソース領域９およびドレイン領域１０が形成され
る。このとき、サイドウォール７、８がない部分は不純
物領域６からボロンが逆にアウトディフュージョンし、
不純物濃度が若干淡くなる。
【００１６】つぎに、図１のｄ工程に示すように、保護
膜１１が全面に形成され、チャネル領域上の保護膜が除
去されゲート絶縁膜１２、ゲート電極１３、１４が形成
されると共に、ソース電極１５、ドレイン電極１６が形
成されてＭＯＳトランジスタ部が完成する。具体的に
は、前述と同様のＬＰ−ＣＶＤ法によりシリコン酸化膜
が形成され、ＲＩＥ法によりチャネル領域上の二酸化ケ
イ素膜が除去され、熱酸化法によりゲート絶縁膜１２と
してのシリコン酸化膜が形成され、引き続きゲート電極
として前述と同様にＬＰ−ＣＶＤ法によりポリシリコン
膜が形成され、さらに、保護膜１１にコンタクトホール
が形成されて、スパッタ法によりアルミニウムが全面に
被着され、パターニングによりゲート電極１４、ソース
電極１５、ドレイン電極１６が形成される。
膜１１が全面に形成され、チャネル領域上の保護膜が除
去されゲート絶縁膜１２、ゲート電極１３、１４が形成
されると共に、ソース電極１５、ドレイン電極１６が形
成されてＭＯＳトランジスタ部が完成する。具体的に
は、前述と同様のＬＰ−ＣＶＤ法によりシリコン酸化膜
が形成され、ＲＩＥ法によりチャネル領域上の二酸化ケ
イ素膜が除去され、熱酸化法によりゲート絶縁膜１２と
してのシリコン酸化膜が形成され、引き続きゲート電極
として前述と同様にＬＰ−ＣＶＤ法によりポリシリコン
膜が形成され、さらに、保護膜１１にコンタクトホール
が形成されて、スパッタ法によりアルミニウムが全面に
被着され、パターニングによりゲート電極１４、ソース
電極１５、ドレイン電極１６が形成される。
【００１７】なお、前述の説明ではＭＯＳトランジスタ
部分だけの製法について説明したが、当然ＩＣの中に作
り込まれるばあい、他の素子との分離用のＬＯＣＯＳ酸
化膜などはこのＭＯＳトランジスタの形成の前にあらか
じめ形成される。
部分だけの製法について説明したが、当然ＩＣの中に作
り込まれるばあい、他の素子との分離用のＬＯＣＯＳ酸
化膜などはこのＭＯＳトランジスタの形成の前にあらか
じめ形成される。
【００１８】
【発明の効果】本発明によれば、ＭＯＳトランジスタの
形成に当り、ソース領域およびドレイン領域に接続され
る引出し電極が高融点金属層であらかじめ形成され、そ
の引出し電極をマスクとしてトランジスタ構造が自己整
合的に形成でき、マスクを使用しないでソース領域やド
レイン領域が形成され、微細化されたトランジスタを容
易に形成できる。
形成に当り、ソース領域およびドレイン領域に接続され
る引出し電極が高融点金属層であらかじめ形成され、そ
の引出し電極をマスクとしてトランジスタ構造が自己整
合的に形成でき、マスクを使用しないでソース領域やド
レイン領域が形成され、微細化されたトランジスタを容
易に形成できる。
【００１９】さらに本発明によれば、不純物の導入に、
イオン注入を用いないで微細に形成でき、基板のダメー
ジが少なく素子の信頼性が大幅に向上する。
イオン注入を用いないで微細に形成でき、基板のダメー
ジが少なく素子の信頼性が大幅に向上する。
【００２０】さらに本発明によれば、工程が簡略化さ
れ、マスクの枚数も削減でき、コストダウンに大いに寄
与する。
れ、マスクの枚数も削減でき、コストダウンに大いに寄
与する。
【図１】本発明の一実施例である半導体装置のＭＯＳト
ランジスタ部分の製法の工程図である。
ランジスタ部分の製法の工程図である。
【図２】従来の半導体装置のＭＯＳトランジスタ部分の
製法の工程図である。
製法の工程図である。
１ 半導体基板 ２ 絶縁膜 ３ａ、３ｂ、引出し電極 ５ ポリシリコン膜 ６ チャネル領域 ７、８ サイドウォール ９ ソース領域 １０ ドレイン領域 １４ ゲート電極 １５ ソース電極 １６ ドレイン領域
Claims (2)
- 【請求項１】 （ａ）第１導電型の半導体基板上に絶縁
膜を介して高融点金属層でソース電極およびドレイン電
極の引出し電極が形成され、（ｂ）第２導電型の不純物
がドープされたポリシリコン膜が前記半導体基板の表面
に形成され、該ポリシリコン膜からの不純物の導入によ
り、前記引出し電極のあいだの前記半導体基板表面に第
２導電型のチャネル領域が形成され、（ｃ）前記引出し
電極の横のみに前記ポリシリコン膜がサイドウォールと
して残され、該サイドウォールから不純物がさらに前記
半導体基板に導入されてソース領域およびドレイン領域
が形成され、（ｄ）ソース、ゲート、ドレインの各電極
が形成されてＭＯＳトランジスタが形成されることを特
徴とする半導体装置の製法。 - 【請求項２】 前記ソース電極およびドレイン電極が、
それぞれソース領域およびドレイン領域に前記サイドウ
ォール、前記引出し電極を経て接続される請求項１記載
の半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04128911A JP3088556B2 (ja) | 1992-05-21 | 1992-05-21 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04128911A JP3088556B2 (ja) | 1992-05-21 | 1992-05-21 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326551A true JPH05326551A (ja) | 1993-12-10 |
| JP3088556B2 JP3088556B2 (ja) | 2000-09-18 |
Family
ID=14996418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04128911A Expired - Fee Related JP3088556B2 (ja) | 1992-05-21 | 1992-05-21 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3088556B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5683921A (en) * | 1994-02-25 | 1997-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| WO2002056383A1 (fr) * | 2001-01-05 | 2002-07-18 | Matsushita Electric Industrial Co., Ltd. | Mémoire à semi-conducteurs et procédé de fabrication |
| US6642564B2 (en) | 2001-07-18 | 2003-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory and method for fabricating the same |
-
1992
- 1992-05-21 JP JP04128911A patent/JP3088556B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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