CN100428426C - 金属氧化物半导体晶体管的形成方法 - Google Patents

Abstract

提出一种金属氧化物半导体晶体管的结构以及其形成方法。此金属氧化物半导体晶体管的栅介电层在靠近漏极的一端形成鸟嘴结构以增加其厚度。因此，可降低栅极对漏极的重叠电容。

Description

金属氧化物半导体晶体管的形成方法

技术领域

本发明有关集成电路的结构与其制造方法，且特别是有关于一种金属氧化物半导体晶体管(metal-oxide-semiconductor field effect transistor；MOSFET)的结构与其形成方法。

背景技术

对于金属氧化物半导体晶体管的高频应用而言，例如射频(RF)通讯、高速模拟和数字集成电路等，必须考虑金属氧化物半导体晶体管内部的寄生电容(parasitic capacitance)所造成的影响。金属氧化物半导体晶体管内部的寄生电容包括栅极与漏极的重叠电容(overlap capacitance)，其因为漏极区稍微延伸到栅极之下所造成。

对重叠电容所造成影响的分析请参照图1A-1D。图1A是一金属氧化物半导体晶体管共源极放大器(common-source amplifier)的电路架构图。电容值很大的电容器C1、C2、C3分别用来将金属氧化物半导体晶体管Q的栅极G、源极S与漏极D耦合到信号源Vi、地线100与负载电阻R_L。此电路的输出电压为Vo。产生信号源Vi的信号产生器具有电阻R_S。电流源I的用途是偏压(bias)此金属氧化物半导体晶体管Q，且连接到负电压源-Vss。电阻值很大的电阻器R_G连接栅极G到地线100。电阻器R_D连接漏极D到正电压源V_DD。假设此金属氧化物半导体晶体管Q的源极S连接到其基底(substrate or body)，且在以下的高频响应(high-frequency response)分析中，电容器C1、C2、C3皆理想地成为短路(short)。

图1B为图1A的共源极放大器的小信号等效电路(small-signalequivalent circuit)图。在图1B中，金属氧化物半导体晶体管的小信号等效电路模型被用来取代金属氧化物半导体晶体管Q。此小信号等效电路模型包括栅极G对源极S的寄生电容Cgs(跨于其两端的电压为Vgs)、栅极G对漏极D的寄生电容Cgd、相依电流源g_mVgs、以及输出电阻(outputresistance)r_o，其中金属氧化物半导体晶体管Q具有跨导(transconductance)g_m。在此，漏极D对源极S(即对基底)的寄生电容忽略不计。

在多数的情况下，金属氧化物半导体晶体管的操作处于饱和区(saturation region)。在金属氧化物半导体晶体管Q处于饱和区之下，寄生电容Cgs包括栅极G对沟道的电容(gate-to-channel capacitance)、栅极G对源极S的重叠电容、以及栅极G对基底的寄生电容。栅极G对沟道的电容是寄生电容Cgs的主要成份。寄生电容Cgd即为栅极G对漏极D的重叠电容，且其典型值为1-10fF(f＝10^-15，F为法拉)。如图1B所示，输出电阻r_o、电阻器R_D与负载电阻R_L因为并联所以可合并为一等效电阻R′_L。

图1C为图1B中电路的简化电路图。将戴维宁定理(Thevenin’s theorem)应用在图1B中电路的输入侧，可得到戴维宁电压源ViR_G/(R_S+R_G)与戴维宁电阻R′(等于R_S并联R_G)。因为重叠电容Cgd很小，故流经重叠电容Cgd的电流很小，所以可忽略不计。因此，输出电压Vo如下式所示：

图1D绘示以米勒电容(Miller capacitance)C_M取代重叠电容Cgd后图1C中输入侧的等效电路图。利用重叠电容Cgd两端电压的比值(亦即Vo/Vgs＝一g_mR′_L)而应用米勒定理可得知米勒电容

C_M＝Cgd(1+g_mR′_L)

请参照图1D，寄生电容Cgs与米勒电容C_M因为并联所以可合并为一等效电容C_T。图1D的输入侧电路，亦即输入端电阻电容电路(input RC circuit)，为一阶低通滤波器(first-orderlow-pass filter)，且其时间常数为C_TR′。此输入侧一阶电路将决定此共源极放大器的高频响应，且决定出一主导的高频极点(dominant high-frequency pole)。此主导极点即代表上3分贝频率(upper3-dB frequency)ω_H且等于

ω_H＝1/C_TR′

因此，此共源极放大器的高频电压增益(gain)A_H可表示为

A_H＝A_M(1/[1+s/ω_H])

其中s为复频率(complex frequency)，A_M为中频增益(midband gain)。以上的高频响应分析可参考International Thomson Publishing所出版，书名为“Microelectronic circuits”第三版的第七章，其作者为Adel S.Sedra与Kenneth C.Smith。

根据以上的分析，重叠电容Cgd对于决定高频响应扮演了重要的角色。重叠电容Cgd影响了等效电容C_T、上3分贝频率ω_H、以及高频电压增益A_H。此即为米勒效应(Miller effect)。如果降低重叠电容Cgd，则可提高上3分贝频率ω_H及高频电压增益A_H。另一方面，由于寄生电容Cgs是影响元件效能(包括启始电压Vt与漏极到源极电流I_DS)的重要参数，所以不降低栅极G对源极S的重叠电容。

由以上所述可知，有需要发展制造方法以降低栅极对漏极的重叠电容，以增进金属氧化物半导体晶体管放大器的高频响应。

发明内容

因此本发明的目的就是在提供一种形成金属氧化物半导体晶体管的方法，用以降低栅极对漏极的重叠电容，而增进金属氧化物半导体晶体管在高频操作时的效能。

本发明的另一目的是在提供一种金属氧化物半导体晶体管的结构，以降低栅极对漏极的重叠电容，而增进金属氧化物半导体晶体管元件在高频操作时的效能。

依照本发明一优选实施例，形成金属氧化物半导体晶体管的方法包含以下步骤。在一基底上依序形成一栅介电层与一导体层。再对此栅介电层与此导体层进行一光刻蚀刻工艺以定义出一栅极堆叠层。然后形成一掩模层以覆盖此栅极堆叠层与此基底。再蚀刻此掩模层以暴露出此栅极堆叠层的一侧以及与此侧同侧的此基底的表面。接着对暴露出的此栅极堆叠层的此导体层进行一氧化工艺以氧化暴露出的此栅极底部角落而形成一鸟嘴结构。然后去除此掩模层。最后在此栅极两侧的此基底中分别形成一源极与一漏极，此漏极与此鸟嘴结构同侧。

依照本发明另一优选实施例，形成金属氧化物半导体晶体管的方法包含以下步骤。在一基底上依序形成一栅介电层与一导体层。对此栅介电层与此导体层进行一光刻蚀刻工艺以定义出一栅极堆叠层。再形成一掩模层以覆盖此栅极堆叠层与此基底。然后以一倾斜角度对此掩模层进行离子注入，利用此栅极堆叠层的遮蔽效应作为离子注入的掩模，遮蔽部分与离子注入方向相反之侧的此掩模层。接着选择性蚀刻离子注入部分的此掩模层，以暴露出此栅极堆叠层的一侧以及与此侧同侧的此基底的表面。再对暴露出的此栅极堆叠层的此导体层进行一氧化工艺以氧化暴露出的此栅极底部角落而形成一鸟嘴结构。然后去除此掩模层。最后，在此栅极两侧的此基底中分别形成一源极与一漏极，此漏极与此鸟嘴结构同侧。

本发明具有下列优点。因为让栅介电层靠近漏极的一端形成鸟嘴结构，栅极对漏极的重叠电容降低了。因为只在栅极对漏极的重叠处形成鸟嘴形状，并未在栅极对源极的重叠处形成鸟嘴形状，所以形成鸟嘴形状之后的元件启始电压与漏极到源极电流并没有很大的影响。总之，形成鸟嘴结构以降低栅极对漏极的重叠电容之后，在金属氧化物半导体晶体管的直流和低频时的操作功能行为并没有什么改变，但却增进了在高频操作时的效能。

附图说明

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下：

图1A是一金属氧化物半导体晶体管共源极放大器的电路架构图；

图1B为图1A的共源极放大器的小信号等效电路图；

图1C为图1B的小信号等效电路的简化电路图；

图1D绘示以米勒电容C_M取代重叠电容Cgd后图1C中输入侧的等效电路图；

图2绘示依据本发明一优选实施例的一种金属氧化物半导体晶体管的剖面结构示意图；

图3为图2中的鸟嘴的放大图；

图4A-4E绘示依照本发明一优选实施例的一种金属氧化物半导体晶体管的制造流程剖面示意图；以及

图5A-5F为依照本发明另一优选实施例的制造流程剖面结构示意图。

附图标记说明

100：地线                  200、400、500：基底

210、410、520：栅极        220、420、510：栅介电层

220a、420a、510a：鸟嘴     230、450、550：源极

240、460、560：漏极        415：栅极410的底角

430、540：掩模层           440：光致抗蚀剂

515：栅极520的底角

540a：未被离子注入的掩模层

550：离子注入

具体实施方式

请参照图2，其绘示依据本发明一优选实施例的一种金属氧化物半导体晶体管的剖面结构示意图。在基底200之上依序有栅介电层220与栅极210，在栅极210的两侧基底200中各有源极230与漏极240，源极230与漏极240皆与栅极210有部分重叠。上述的栅介电层220在靠近漏极240端具有鸟嘴220a的结构以使其厚度增加，如此可降低由栅极210与漏极240组成的重叠电容。

形成鸟嘴前后的重叠电容值的计算分析

假设图2中的结构为N型金属氧化物半导体晶体管，栅介电层220的材料为氧化硅以及其厚度为40埃，且此N型金属氧化物半导体晶体管的沟道长度(channel length)为0.2微米(μm)。如果栅介电层220不具有鸟嘴220a的结构，则栅极210对漏极240的重叠电容值为1.328fF。假如栅介电层220具有鸟嘴220a的结构，则栅极210对漏极240的重叠电容值计算如下。

兹将图2中的鸟嘴220a的放大图显示于图3中。非鸟嘴部分的栅介电层220的厚度D₀等于40埃。鸟嘴220a的斜边对水平的夹角θ等于30°。此N型金属氧化物半导体晶体管的沟道宽度W(未绘出)等于10微米，且鸟嘴220a沿着沟道长度方向的长度L等于0.06微米。鸟嘴220a的起始点为xy坐标轴的原点，而鸟嘴220a的斜边上任意点的高度y等于斜率r乘以x的值。上述的鸟嘴220a的斜边对水平的斜率r请见第(1)式。

r＝tanθ.....(1)

依照两平行导电板被一介电质分隔开的电容定义，栅极210对漏极240的重叠电容值C等于储存电荷ΔQ除以两导电板的电位差ΔV，亦等于此介电质的介电系数ε乘以导电板的面积A，再除以两导电板间的距离D，如第(2)式所示。

$C=\frac{\mathrm{\ΔQ}}{\mathrm{\ΔV}}=\frac{\mathrm{\ϵA}}{D}......\left(2\right)$

根据第(2)式，重叠电容值C可沿着x轴自0至L以积分的方式计算出，如以下的第(3)式。

$C=\mathrm{\ϵW}\∫\frac{1}{D_0+\mathrm{rx}}\mathrm{dx}=\mathrm{\ϵ}\frac{W}{r}\underset{r}{\overset{L}{\∫}}\frac{1}{(D_0/r+x)}\mathrm{dx}$

$=\mathrm{\ϵ}\frac{W}{r}\ln (D_0/r+x){|}_0^L=\mathrm{\ϵ}\frac{W}{r}\ln \left(\frac{D_0+L*r}{D_0}\right)......\left(3\right)$

计算出的栅极210对漏极240的重叠电容值C等于0.348fF。可见得形成鸟嘴220a之后，根据计算分析，栅极210对漏极240的重叠电容值C足足下降了约74％之多。

第一实施例

请参照图4A-4E，其绘示依照本发明一优选实施例的一种金属氧化物半导体晶体管的制造流程剖面示意图。请参照图4A，先在一P型基底400上依序形成栅介电层与导体层。上述的栅介电层的材质例如可为氧化物，优选为氧化硅。栅介电层的形成方法例如可为热氧化法。导体层的材质例如可为多晶硅，其形成方法例如可为化学气相沉积(CVD)法。然后对此介电层与此导体层进行光刻蚀刻工艺以定义出栅极410与栅介电层420。然后形成一掩模层430以覆盖栅极410与基底400。此掩模层430的材质例如为氮化物，优选为氮化硅，且其形成方法例如为化学气相沉积法。

请参照图4B，接着以光致抗蚀剂440覆盖掩模层430的一部分，再蚀刻暴露出的掩模层430以暴露出栅极410的一侧与其同侧的基底400的表面，此掩模层430若为氮化硅，则可使用例如磷酸蚀刻液选择性去除氮化硅。请参照图4C，然后去除光致抗蚀剂440，再以例如含氢氟酸(HF)的蚀刻液以等向性蚀刻的方式横向蚀刻暴露出的栅介电层420的一部份，以让栅极410的底角415暴露出来，以形成底切(undercut)结构。请参照图4D，然后再进行热氧化法，氧化栅极410的底角415以形成鸟嘴420a。此时，再将暴露出的基底400及栅极410表面的氧化层去除以完成图4D所示的结构。

请参照图4E，然后去除掩模层430，再以例如离子注入法在栅极410两侧的基底400中形成掺杂的N型源极450与N型漏极460，完成N型金属氧化物半导体晶体管的制作。

上述的栅极410的鸟嘴420a的功能是降低栅极410与漏极460所构成的重叠电容。须注意的是，以上所述的蚀刻栅介电层420的此部份并非一定必要的，可予以省略之。进行此步骤能帮助控制所形成的鸟嘴420a的形状。

在此实施例中，N型金属氧化物半导体晶体管的沟道长度为0.2微米，而栅介电层420的厚度为40埃。原本的栅极对漏极的单位长度重叠电容值为0.451fF/μm，而形成鸟嘴420a之后栅极410对漏极460的单位长度重叠电容值变为0.307fF/μm，约降低了32％。同时元件的启始电压Vt与漏极460到源极450电流I_DS经过以上工艺后也没有很大的偏移，仍维持理想值。启始电压Vt约改变20mV。此外，亦可以进行其他注入工艺以帮助维持理想的元件特性。

第二实施例

图5A-5F为依照本发明另一优选实施例的制造流程剖面结构示意图。请参照图5A，先在一P型基底500上依序形成栅介电层与导体层。上述的栅介电层的材质例如可为氧化物，优选为氧化硅。栅介电层的形成方法例如可为热氧化法。导体层的材质例如可为多晶硅，其形成方法例如可为化学气相沉积法。然后对此介电层与此导体层进行光刻蚀刻工艺以定义出栅极520与栅介电层510。

请参照图5B，然后形成一掩模层540以覆盖栅极520与基底500。此掩模层540的材质例如可为氧化层，且其形成方法例如可为化学气相沉积法。请参照图5C，然后以一倾斜角度对掩模层540进行离子注入550，利用栅极520的遮蔽效应(shadow effect)作为离子注入的掩模，遮蔽部分与离子注入方向相反之侧的掩模层540。上述离子注入550所使用的离子源例如可为氮离子。

请参照图5D，然后利用选择性蚀刻(selective etching)，例如为湿蚀刻工艺，来移除离子注入部分的掩模层540。当此掩模层540的材质为氧化硅时，此选择性蚀刻可经由利用含有氢氟酸的蚀刻液而达成，其中具有氮离子注入的氧化硅的蚀刻速率快于没有氮离子注入的氧化硅的蚀刻速率。完成选择性蚀刻后，留下未被离子注入的掩模层540a。再以例如含氢氟酸的蚀刻液以等向性蚀刻的方式来横向蚀刻暴露出的栅介电层510的一部份，以让栅极520的底角515暴露出来，以形成底切结构。

请参照图5E，再进行热氧化法，氧化栅极520的底角515以形成鸟嘴510a，然后将暴露出的基底500与栅极520表面的氧化层及掩模层540a去除以完成图5E所示的结构。请参照图5F，以例如离子注入法在栅极520两侧的基底500中形成重掺杂的N型源极550与N型漏极560，完成N型金属氧化物半导体晶体管的制作。

上述的栅极520的鸟嘴510a的功能是降低栅极520与漏极560所构成的重叠电容。须注意的是，以上所述的蚀刻栅介电层510的一部份并非一定必要的，可予以省略之。进行此步骤能帮助控制所形成的鸟嘴510a的形状。

如果上述P型基底400、500更换为N型，而源极450、550与漏极460、560皆为P型，则可形成P型金属氧化物半导体晶体管。

由上述本发明优选实施例可知，应用本发明具有下列优点。因为让栅介电层靠近漏极的一端形成鸟嘴结构，栅极对漏极的重叠电容降低了。因为只在栅极对漏极的重叠处形成鸟嘴形状，并未在栅极对源极的重叠处形成鸟嘴形状，所以形成鸟嘴形状后的元件启始电压Vt与漏极到源极电流I_DS并没有很大的影响。总之，形成鸟嘴结构以降低栅极对漏极的重叠电容之后，在金属氧化物半导体晶体管的直流和低频时的操作功能行为并未有什么改变，但却大大增进在高频操作时的效能。

虽然本发明已以优选实施例揭露如上，但是其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围的情况下，当可作各种的更动与润饰，因此本发明的保护范围当以所附的权利要求所确定的为准。

Claims (17)

1.一种形成金属氧化物半导体晶体管的方法，该方法至少包含：

在一基底上形成一栅极堆叠层，其中该栅极堆叠层包括一栅介电层及一导体层；

形成一掩模层以覆盖该栅极堆叠层与该基底；

蚀刻该掩模层以暴露出该栅极堆叠层的一侧以及与该侧同侧的该基底的表面；

对暴露出的该栅极堆叠层的该导体层进行一氧化工艺以氧化暴露出的该栅极底部角落而形成一鸟嘴结构；

去除该掩模层；以及

在该栅极两侧的该基底中分别形成一源极与一漏极，该漏极与该鸟嘴结构同侧，

其中进行该氧化工艺之前还包含横向蚀刻暴露出的该栅介电层的一部份。

2.如权利要求1所述的方法，其中该导体层的材质包含多晶硅。

3.如权利要求1所述的方法，其中该栅介电层的材质包含氧化物。

4.如权利要求3所述的方法，其中横向蚀刻该栅介电层的方法包含一等向性蚀刻。

5.如权利要求1所述的方法，其中该掩模层包含氮化物。

6.如权利要求1所述的方法，其中该掩模层包含氮化硅。

7.一种形成金属氧化物半导体晶体管的方法，该方法至少包含：

在一基底上形成一栅极堆叠层，其中该栅极堆叠层包括一栅介电层及一导体层；

形成一掩模层以覆盖该栅极堆叠层与该基底；

以一倾斜角度对该掩模层进行离子注入，利用该栅极堆叠层的遮蔽效应作为离子注入的掩模，遮蔽部分与离子注入方向相反之侧的该掩模层；

选择性蚀刻离子注入部分的该掩模层，以暴露出该栅极堆叠层的一侧以及与该侧同侧的该基底的表面；

对暴露出的该栅极堆叠层的该导体层进行一氧化工艺以氧化暴露出的该栅极底部角落而形成一鸟嘴结构；

去除该掩模层；以及

在该栅极两侧的该基底中分别形成一源极与一漏极，该漏极与该鸟嘴结构同侧。

8.如权利要求7所述的方法，其中该导体层的材质包含多晶硅。

9.如权利要求7所述的方法，其中该栅介电层的材质包含氧化物。

10.如权利要求7所述的方法，其中该掩模层包含氧化层。

11.如权利要求10所述的方法，其中形成该掩模层的方式为化学气相沉积法。

12.如权利要求7所述的方法，其中该选择性蚀刻是使用湿蚀刻工艺。

13.如权利要求7所述的方法，其中该掩模层的材质包含氧化硅。

14.如权利要求13所述的方法，其中该选择性蚀刻所用的蚀刻液含有氢氟酸。

15.如权利要求7所述的方法，其中该离子注入步骤中所使用的离子源包含氮离子。

16.如权利要求7所述的方法，其中进行该氧化工艺之前还包含横向蚀刻暴露出的该栅介电层的一部份。

17.如权利要求16所述的方法，其中横向蚀刻该栅介电层的方法包含一等向性蚀刻。

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