JPS61281556A - 電気短絡部を形成する方法 - Google Patents
電気短絡部を形成する方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は全般的に半導体装置、特に絶縁ゲート半導体
装置の相接する領域の間に電気短絡部を形成する方法に
関する。
装置の相接する領域の間に電気短絡部を形成する方法に
関する。
典型的な絶縁ゲート装置は絶縁ゲート・トランジスタ（
ＩＧＴ）であり、これはそのゲート電極に比較的低いバ
イアス電圧を印加することによって、比較的高いレベル
の順方向電流を制御することが出来る装置である。この
為、ＩＧＴは発電及び電力制御の分野で数多くの用途が
ある。
ＩＧＴ）であり、これはそのゲート電極に比較的低いバ
イアス電圧を印加することによって、比較的高いレベル
の順方向電流を制御することが出来る装置である。この
為、ＩＧＴは発電及び電力制御の分野で数多くの用途が
ある。
典型的なＩＧＴは導電型が交互に変わる４つの隣接する
半導体領域（例えばＰＮＰＮ構造）を持ち、これは固有
のサイリスタを形成する様に再生結合された１対の固有
バイポーラ・トランジスタを形成するものとみなすこと
が出来る。ＩＧＴでは、固有バイポーラ・トランジスタ
の動作特性によって、考慮に入れなければならない様な
成る動作状態が生ずる。具体的に云と、ＩＧＴ装置で順
方向電流レベルの閾値を越えると、その固有サイリスタ
が「オン」又は導電状態にラッチされ、ゲート電極をバ
イアスすることによる順方向電流の制御（即ちゲート制
御）が出来なくなる。この様にゲート制御が出来なくな
ると、装置の破壊か起らない様に保証する為に、順方向
の電流の流れを制限し又は停止する為に装置の外部で措
置を講じなければならない。
半導体領域（例えばＰＮＰＮ構造）を持ち、これは固有
のサイリスタを形成する様に再生結合された１対の固有
バイポーラ・トランジスタを形成するものとみなすこと
が出来る。ＩＧＴでは、固有バイポーラ・トランジスタ
の動作特性によって、考慮に入れなければならない様な
成る動作状態が生ずる。具体的に云と、ＩＧＴ装置で順
方向電流レベルの閾値を越えると、その固有サイリスタ
が「オン」又は導電状態にラッチされ、ゲート電極をバ
イアスすることによる順方向電流の制御（即ちゲート制
御）が出来なくなる。この様にゲート制御が出来なくな
ると、装置の破壊か起らない様に保証する為に、順方向
の電流の流れを制限し又は停止する為に装置の外部で措
置を講じなければならない。
固有バイポーラ・トランジスタの動作の解析から、ＩＧ
Ｔがオン状態にラッチされてゲーＩ・制御か出来なくな
る様にする物理的な機構か明らかになった。Ｐ形の導電
型のベース領域を持つＩＧＴでは、順方向の電子電流の
レベルが上昇すると、ベース領域の寄生正孔電流のレベ
ルか増加し、それによってエミッタ・ベース接合に隣接
するベース領域に沿って横方向の電圧降下が生ずる。こ
の横方向の電圧降下がエミッタ・ベース接合の固有電位
を越えると、この接合でバイポーラ動作が開始される。
Ｔがオン状態にラッチされてゲーＩ・制御か出来なくな
る様にする物理的な機構か明らかになった。Ｐ形の導電
型のベース領域を持つＩＧＴでは、順方向の電子電流の
レベルが上昇すると、ベース領域の寄生正孔電流のレベ
ルか増加し、それによってエミッタ・ベース接合に隣接
するベース領域に沿って横方向の電圧降下が生ずる。こ
の横方向の電圧降下がエミッタ・ベース接合の固有電位
を越えると、この接合でバイポーラ動作が開始される。
即ち、エミッタがエミッタ・ベース接合に電流担体の注
入を開始し、関連した固有バイポーラ・トランジスタの
順方向電流利得が増加する。周知の様に、再生結合され
た１対の固有バイポーラ・トランジスタの順方向電流利
得の和が１に近づくと、固有サイリスタがオン状態にラ
ッチされ、前に述べた様にゲート制御が出来なくなる。
入を開始し、関連した固有バイポーラ・トランジスタの
順方向電流利得が増加する。周知の様に、再生結合され
た１対の固有バイポーラ・トランジスタの順方向電流利
得の和が１に近づくと、固有サイリスタがオン状態にラ
ッチされ、前に述べた様にゲート制御が出来なくなる。
エミッタ・ベース接合に沿った横方向電圧降下の大きさ
を減少することにより、ＩＧＴの電流制御特性を改善す
ることか出来ることは従来公知である。即ち、この横方
向電圧降下を減少すると、ＩＧＴのゲート制御か出来る
順方向電流のレベルが高くなる。この横方向電圧降下を
減少する公知の１つの方法は、ベース領域の深さを深く
することであり、これは寄生正孔電流の流れに対するベ
ース領域の抵抗値を減少する効果を持つ。然し、この方
法は長いＭＯＳチャンネル及び抵抗値の高い装置を作る
。エミッタ・ベース接合に沿った横方向電圧降下を減少
する別の方法は、ベース領域の中の深い所に高い濃度の
不純物を沈積することである。然し、この方法は余分の
厳密に整合したマスクを使うことを必要とする。
を減少することにより、ＩＧＴの電流制御特性を改善す
ることか出来ることは従来公知である。即ち、この横方
向電圧降下を減少すると、ＩＧＴのゲート制御か出来る
順方向電流のレベルが高くなる。この横方向電圧降下を
減少する公知の１つの方法は、ベース領域の深さを深く
することであり、これは寄生正孔電流の流れに対するベ
ース領域の抵抗値を減少する効果を持つ。然し、この方
法は長いＭＯＳチャンネル及び抵抗値の高い装置を作る
。エミッタ・ベース接合に沿った横方向電圧降下を減少
する別の方法は、ベース領域の中の深い所に高い濃度の
不純物を沈積することである。然し、この方法は余分の
厳密に整合したマスクを使うことを必要とする。
ＩＧＴと同じ様にゲート制御か出来なくなる別の形式の
絶縁ゲート装置は、普通金属−酸化物−半導体電界効果
トランジスタ（ＭＯＳＦＥＴ）と呼はれる絶縁ゲート電
界効果トランジスタ（ＩＧＦＥＴ）である。ＩＧＴの場
合と同じく、ＩＧＦＥＴ装置は、ソースと本体の間の接
合に沿った横−１２一 方向電圧降下が固有接合電位を越える時、導電状態にバ
イアスされる惧れのある１個の固有バイポーラ・トラン
ジスタを含む。この導電か起ると、順方向電流のゲート
制御か出来なくなる。上に述べたのと同様な方法を使っ
て、この横方向電圧降下のレベルを下げ、ＩＧＦＥＴの
電流制御特性を改善することが出来る。
絶縁ゲート装置は、普通金属−酸化物−半導体電界効果
トランジスタ（ＭＯＳＦＥＴ）と呼はれる絶縁ゲート電
界効果トランジスタ（ＩＧＦＥＴ）である。ＩＧＴの場
合と同じく、ＩＧＦＥＴ装置は、ソースと本体の間の接
合に沿った横−１２一 方向電圧降下が固有接合電位を越える時、導電状態にバ
イアスされる惧れのある１個の固有バイポーラ・トラン
ジスタを含む。この導電か起ると、順方向電流のゲート
制御か出来なくなる。上に述べたのと同様な方法を使っ
て、この横方向電圧降下のレベルを下げ、ＩＧＦＥＴの
電流制御特性を改善することが出来る。
発明の目的
この発明の主な目的は、半導体装置の相接する領域の間
に電気短絡部を形成する新規で改良された方法を提供す
ることである。
に電気短絡部を形成する新規で改良された方法を提供す
ることである。
この発明の別の目的は、エミッタ・ベース接合に隣接し
て、物理的に短いベース領域の部分を作り、その結果と
して横方向電圧降下を小さくする様な、半導体装置の相
接する領域の間に電気短絡部を形成する方法を提供する
ことである。
て、物理的に短いベース領域の部分を作り、その結果と
して横方向電圧降下を小さくする様な、半導体装置の相
接する領域の間に電気短絡部を形成する方法を提供する
ことである。
この発明の別の目的は、余分の厳密に接合したエッチン
グ・マスクを使わなくてもよい様な、半導体装置の相接
する領域の間に電気短絡部を形成する方法を提供するこ
とである。
グ・マスクを使わなくてもよい様な、半導体装置の相接
する領域の間に電気短絡部を形成する方法を提供するこ
とである。
この発明の別の目的は、装置を作る方法の他の工程と両
立性かあって、追加のプロセス工程が最小限で済む様な
、半導体装置の相接する領域の間に電気短絡部を形成す
る方法を提供することである。
立性かあって、追加のプロセス工程が最小限で済む様な
、半導体装置の相接する領域の間に電気短絡部を形成す
る方法を提供することである。
発明の要約
上に述べたこの発明の目的か、絶縁ゲート半導体装置の
相接する第１及び第２の領域の間に電気短絡部を形成す
る新規で改良された方法を使うことによって達成される
。電気短絡部は、この発明に従って形成した時、領域の
間の接合の横方向電圧降下を短絡部の点でゼロにクラン
プし、接合して隣接して一層短い第２の領域の部分を作
り、その結果として横方向電圧降下を一層低くする。こ
の発明に従って短絡部を形成すると、正味の効果として
、こ＼で説明する様に装置の電流制御特性か改善される
。
相接する第１及び第２の領域の間に電気短絡部を形成す
る新規で改良された方法を使うことによって達成される
。電気短絡部は、この発明に従って形成した時、領域の
間の接合の横方向電圧降下を短絡部の点でゼロにクラン
プし、接合して隣接して一層短い第２の領域の部分を作
り、その結果として横方向電圧降下を一層低くする。こ
の発明に従って短絡部を形成すると、正味の効果として
、こ＼で説明する様に装置の電流制御特性か改善される
。
こ−に図示し且つ説明するこの発明の好ましい実施例で
は、この方法が絶縁ゲート半導体装置に対して実施され
る。この半導体装置は、主面を持つ半導体基板に第１の
導電型を持つ第１の領域、及び該第１の領域に重なって
いてそれと接合を形成する第２の導電型の第２の領域を
持っている。
は、この方法が絶縁ゲート半導体装置に対して実施され
る。この半導体装置は、主面を持つ半導体基板に第１の
導電型を持つ第１の領域、及び該第１の領域に重なって
いてそれと接合を形成する第２の導電型の第２の領域を
持っている。
第２の領域が上面を持ち、それが基板の主面の一部分を
構成する。更に絶縁ゲート半導体装置が少なくとも２つ
の電気接続された電極を持ち、各々の電極が半導体基板
の主面から隔たっている。各々の電極が上面及び少なく
とも１つの側壁を持ち、夫々の電極の側壁は横方向に隔
たって向い合っている。各々の電極か第２の領域の上面
の夫々異なる部分に重なっていて、各々の電極の側壁が
第２の領域の上面に重なる様になっている。
構成する。更に絶縁ゲート半導体装置が少なくとも２つ
の電気接続された電極を持ち、各々の電極が半導体基板
の主面から隔たっている。各々の電極が上面及び少なく
とも１つの側壁を持ち、夫々の電極の側壁は横方向に隔
たって向い合っている。各々の電極か第２の領域の上面
の夫々異なる部分に重なっていて、各々の電極の側壁が
第２の領域の上面に重なる様になっている。
この発明では、電極の上面の上に第１の絶縁層の夫々の
部分を形成する。第１の絶縁層の夫々の部分はその下に
ある電極の側壁と夫々略整合する側壁及び上面を持って
いる。次に、電極の側壁の間にある半導体装置の部分の
上、電極の側壁の上及び第１の絶縁層の夫々の部分の側
壁及び上面の上に、同形の第２の絶縁層を形成する。次
に、好ましくは方向性食刻剤を用いて、この第２の絶縁
−Ｉ Ｄ 一 層を選択的に除去して、電極の側壁及び第１の絶縁層の
夫々の部分を覆う、この明細書でスペーサと呼ぶ保留部
分を残す。これらのスペーサをエッチング・マスクの一
部分として使う。スペーサの間に食刻剤を適用して、第
１及び第２の領域の一部分を選択的に除去し、接合の露
出した縁を作る。
部分を形成する。第１の絶縁層の夫々の部分はその下に
ある電極の側壁と夫々略整合する側壁及び上面を持って
いる。次に、電極の側壁の間にある半導体装置の部分の
上、電極の側壁の上及び第１の絶縁層の夫々の部分の側
壁及び上面の上に、同形の第２の絶縁層を形成する。次
に、好ましくは方向性食刻剤を用いて、この第２の絶縁
−Ｉ Ｄ 一 層を選択的に除去して、電極の側壁及び第１の絶縁層の
夫々の部分を覆う、この明細書でスペーサと呼ぶ保留部
分を残す。これらのスペーサをエッチング・マスクの一
部分として使う。スペーサの間に食刻剤を適用して、第
１及び第２の領域の一部分を選択的に除去し、接合の露
出した縁を作る。
次に、接合の露出した縁に第１の導電層を形成して、第
１及び第２の領域の間に電気短絡部を形成する。
１及び第２の領域の間に電気短絡部を形成する。
この発明はＩＧＴ及びＩＧＦＥＴ装置の両方に略同じ形
で用いられる。いずれの装置でも、エツチング工程を完
了した後、随意選択により、エツチング工程によって露
出した半導体装置の表面の下方に、第１の導電型を持つ
ドーパント不純物を沈積して、その下にある領域を深く
することが出来る。
で用いられる。いずれの装置でも、エツチング工程を完
了した後、随意選択により、エツチング工程によって露
出した半導体装置の表面の下方に、第１の導電型を持つ
ドーパント不純物を沈積して、その下にある領域を深く
することが出来る。
従って、この発明の方法は、余分の厳密に整合したマス
クを使わずに、電気短絡部を精密に形成することが出来
る様にすることが理解されよう。
クを使わずに、電気短絡部を精密に形成することが出来
る様にすることが理解されよう。
更に、スペーサを使うことにより、食刻剤に要求される
異方性（即ち方向性）の程度を減少する位に、第２の領
域の食刻されない重なる部分を増加すると同時に、精密
に位置ぎめされた電気短絡部を作り、エミッタ接合に隣
接して物理的に短いベース領域を作る。ベース領域の大
部分はエツチング］二重によって除去されている。
異方性（即ち方向性）の程度を減少する位に、第２の領
域の食刻されない重なる部分を増加すると同時に、精密
に位置ぎめされた電気短絡部を作り、エミッタ接合に隣
接して物理的に短いベース領域を作る。ベース領域の大
部分はエツチング］二重によって除去されている。
この発明の新規と考えられる特徴は特許請求の範囲に記
載しであるが、この発明、及びその他の目的は、以下図
面について説明する所から更によく理解されよう。
載しであるが、この発明、及びその他の目的は、以下図
面について説明する所から更によく理解されよう。
詳しい説明
図面について説明すると、第１図は絶縁ゲート会トラン
ジスタ（ＩＧＴ）構造１０の代表的な部分を示している
。このトランジスタ構造は、導電型が交互に変わる相接
する４つの相次ぐ半導体領域を持つ半導体基板１２を有
する。Ｎ−形（即ち軽くドープしたＮ形の導電型）のド
リフト領域１４がＰ＋形（即ち強くドープしたＰ形の導
電型）のコレクタ領域１６の上に重なり、更にドリフト
領域の上にはＰ形（即ち、中位にドープしたＰ形の導電
型）のベース領域１８が重なる。ベース領域１８及びド
リフト領域１４か互いに接して、ベース・ドリフト接合
１９を形成する。Ｎ十形（即ぢ強くドープしたＮ形の導
電型）のエミッタ領域２０がベース領域１８に市なり、
エミッタ・ベース接合２２を形成する。接合２２は全体
的にＵ字形断面であって、１対の脚２２ａ、２２ｂを持
ち、夫々の端が、基板１２の主面２４の夫々の端２２ｃ
、２２ｄで終端する。エミッタ領域２０が上面２６を持
ち、これが基板の主面２４の一部分を形成していて、２
つの側面がエミッタ・ベース接合の脚２２ａ、２２ｂに
よって区切られている。離れた場所（図に示してない）
に電気接続され、何れも好ましくはメサ形である１対の
ゲート電極２８．３０が、二酸化シリコンの絶縁層３２
により、基板１２の主面２４から隔てられている。各々
のゲート電極２１１１．３０は夫々側壁２８ａ、３０ａ
を持ち、夫々の側壁は横方向に隔たって向い合っている
。更に各々の電極が上面を持つ。この２つの上面を夫々
３１．３３に示す。図示の様に、ゲ一１・電極２８がエ
ミッタ・ベース接合の脚２２ａとエミッタ領域２０の上
面２６の一部分２６ａとに重なっていて、側壁２８ａが
上面２６に重なる。
ジスタ（ＩＧＴ）構造１０の代表的な部分を示している
。このトランジスタ構造は、導電型が交互に変わる相接
する４つの相次ぐ半導体領域を持つ半導体基板１２を有
する。Ｎ−形（即ち軽くドープしたＮ形の導電型）のド
リフト領域１４がＰ＋形（即ち強くドープしたＰ形の導
電型）のコレクタ領域１６の上に重なり、更にドリフト
領域の上にはＰ形（即ち、中位にドープしたＰ形の導電
型）のベース領域１８が重なる。ベース領域１８及びド
リフト領域１４か互いに接して、ベース・ドリフト接合
１９を形成する。Ｎ十形（即ぢ強くドープしたＮ形の導
電型）のエミッタ領域２０がベース領域１８に市なり、
エミッタ・ベース接合２２を形成する。接合２２は全体
的にＵ字形断面であって、１対の脚２２ａ、２２ｂを持
ち、夫々の端が、基板１２の主面２４の夫々の端２２ｃ
、２２ｄで終端する。エミッタ領域２０が上面２６を持
ち、これが基板の主面２４の一部分を形成していて、２
つの側面がエミッタ・ベース接合の脚２２ａ、２２ｂに
よって区切られている。離れた場所（図に示してない）
に電気接続され、何れも好ましくはメサ形である１対の
ゲート電極２８．３０が、二酸化シリコンの絶縁層３２
により、基板１２の主面２４から隔てられている。各々
のゲート電極２１１１．３０は夫々側壁２８ａ、３０ａ
を持ち、夫々の側壁は横方向に隔たって向い合っている
。更に各々の電極が上面を持つ。この２つの上面を夫々
３１．３３に示す。図示の様に、ゲ一１・電極２８がエ
ミッタ・ベース接合の脚２２ａとエミッタ領域２０の上
面２６の一部分２６ａとに重なっていて、側壁２８ａが
上面２６に重なる。
同様に、ゲート電極３０か接合の脚２２ｂと主面２６の
一部分２６ｂに重なり、側壁３０ａかやはりエミッタ領
域２０の−に面に重なっている。
一部分２６ｂに重なり、側壁３０ａかやはりエミッタ領
域２０の−に面に重なっている。
この発明では、ゲート電極２８．３０の夫々の上面３１
．３３の上に、第２図の３４ａ、３４ｂに示す別々の層
の部分として、第１の二酸化シリコン層を形成する。こ
れらの層部分は、例えば周知のプロセスである低圧化学
反応気相成長（ＬＰＧＶＤ）方法によって形成すること
が出来る。層部分３４ａか上面３７ａ及びゲート電極２
８の側壁２８ａと実質的に整合する側壁３５ａを持って
いる。層部分３４ｂが」−面３７ｂとゲート電極３０の
側壁３０ａと実質的に接合する側壁３５ｂを持っている
。
．３３の上に、第２図の３４ａ、３４ｂに示す別々の層
の部分として、第１の二酸化シリコン層を形成する。こ
れらの層部分は、例えば周知のプロセスである低圧化学
反応気相成長（ＬＰＧＶＤ）方法によって形成すること
が出来る。層部分３４ａか上面３７ａ及びゲート電極２
８の側壁２８ａと実質的に整合する側壁３５ａを持って
いる。層部分３４ｂが」−面３７ｂとゲート電極３０の
側壁３０ａと実質的に接合する側壁３５ｂを持っている
。
次に第２図の３６に示す同形の（即ち厚さか一様な）第
２の二酸化シリコン層を、ゲート電極の側壁２ｇ’ａ、
３０ａの間にある半導体基板１２の−１９一 部分の上、ゲート電極の側壁の上及び第１の二酸化シリ
コン層の部分３４ａ、３４ｂの側壁及び上面の上に形成
する。二酸化シリコン層３６は例えば」−に述べたＬＰ
ＧＶＤ方法によって形成することが出来る。
２の二酸化シリコン層を、ゲート電極の側壁２ｇ’ａ、
３０ａの間にある半導体基板１２の−１９一 部分の上、ゲート電極の側壁の上及び第１の二酸化シリ
コン層の部分３４ａ、３４ｂの側壁及び上面の上に形成
する。二酸化シリコン層３６は例えば」−に述べたＬＰ
ＧＶＤ方法によって形成することが出来る。
次に、テトラフルオロメタンとヘリウム（ＣＨＦ ３
／ Ｈｅ）の無線周波プラズマ又はテトラフルオロメタ
ン及び水素（ＣＦ４／Ｈ２）の無線周波プラズマの様な
異方性食刻剤を装置１０に対して下向きに差し向けるこ
とにより、二酸化シリコン層３６を選択的に除去して、
層３６の２つの保留部分を残す。この保留部分をこの明
細書ではスペーサと呼び、第３図の３６ａ、３６ｂに示
しであるスペーサ３６ａが側壁２８ａ、３５ａを覆い、
スペーサ３６ｂが側壁３０．１１． ３５ｂを覆うこと
が判る。更にこの異方性食刻剤が、絶縁層３２の内、ス
ペーサの間にある部分を除去し、絶縁層の部分３’２ａ
、３２ｂを残し、第３図にＡと記した半導体の表面部分
を露出する。
／ Ｈｅ）の無線周波プラズマ又はテトラフルオロメタ
ン及び水素（ＣＦ４／Ｈ２）の無線周波プラズマの様な
異方性食刻剤を装置１０に対して下向きに差し向けるこ
とにより、二酸化シリコン層３６を選択的に除去して、
層３６の２つの保留部分を残す。この保留部分をこの明
細書ではスペーサと呼び、第３図の３６ａ、３６ｂに示
しであるスペーサ３６ａが側壁２８ａ、３５ａを覆い、
スペーサ３６ｂが側壁３０．１１． ３５ｂを覆うこと
が判る。更にこの異方性食刻剤が、絶縁層３２の内、ス
ペーサの間にある部分を除去し、絶縁層の部分３’２ａ
、３２ｂを残し、第３図にＡと記した半導体の表面部分
を露出する。
次に異方性食刻剤、例えばＨＣｆ’／ Ｓ Ｆ ６プラ
ズマを装置１０１：適用する。この異方性食刻剤は、そ
の異方性と、二酸化シリコンよりも一層速くシリコンを
エツチングすることが出来る点て選ばれている。こうし
て、二酸化シリコン層部分３４ａ。
ズマを装置１０１：適用する。この異方性食刻剤は、そ
の異方性と、二酸化シリコンよりも一層速くシリコンを
エツチングすることが出来る点て選ばれている。こうし
て、二酸化シリコン層部分３４ａ。
３４ｂ及びスペーサ３６ａ、３６ｂが一緒にエッチング
・マスクとして作用する。このマスクが異方性食刻剤を
スペーサ３６ａ、３６ｂの間に下向きに、即ち第３図に
Ａと記した半導体の表面部分に差し向けて、エミッタ及
びベース領域の一部分を選択的に除去する。こうして、
エミッタ・ベース接合２２の１対の露出した縁が出来、
接合の露出した縁は脚２２ａ、２２’ｂの中間にあり、
第４図に２２ｅ、’２２ｆと記しである。
・マスクとして作用する。このマスクが異方性食刻剤を
スペーサ３６ａ、３６ｂの間に下向きに、即ち第３図に
Ａと記した半導体の表面部分に差し向けて、エミッタ及
びベース領域の一部分を選択的に除去する。こうして、
エミッタ・ベース接合２２の１対の露出した縁が出来、
接合の露出した縁は脚２２ａ、２２’ｂの中間にあり、
第４図に２２ｅ、’２２ｆと記しである。
プロセスのこの点で、随意選択により、エツチングによ
って露出した基板１２の表面の下方に、Ｐ形の導電型の
不純物を導入する。好ましくは、ベース領域１８に選択
的に入れる。こういう不純物が、鎖線３Ｂで示すＰ＋領
域を形成する。この沈積は、ベース領域１８と後で適用
される電極の間の良好なオーミック接触を作る様に作用
し得る。
って露出した基板１２の表面の下方に、Ｐ形の導電型の
不純物を導入する。好ましくは、ベース領域１８に選択
的に入れる。こういう不純物が、鎖線３Ｂで示すＰ＋領
域を形成する。この沈積は、ベース領域１８と後で適用
される電極の間の良好なオーミック接触を作る様に作用
し得る。
更に、この沈積は、ＩＧＴ装置１０の順方向阻止動作モ
ードの際、ドリフト領域１４内に発生される空乏領域の
垂直方向の範囲を制限すると共に、空乏領域が接合１９
をパンチスルーすることを防止する様に作用し得る。こ
のＰ＋ドーピング工程は典型的には、約ＩＱ＋２ １Ｑ
＋３ドーパント原子／ｃ１Ｔ１２の回の打込みによって
行なって、約１０】７ドー、パント原子／ＣＴｌｌ３の
最大表面不純物濃度を達成するのが典型的である。
ードの際、ドリフト領域１４内に発生される空乏領域の
垂直方向の範囲を制限すると共に、空乏領域が接合１９
をパンチスルーすることを防止する様に作用し得る。こ
のＰ＋ドーピング工程は典型的には、約ＩＱ＋２ １Ｑ
＋３ドーパント原子／ｃ１Ｔ１２の回の打込みによって
行なって、約１０】７ドー、パント原子／ＣＴｌｌ３の
最大表面不純物濃度を達成するのが典型的である。
図示の様に、半導体領域のエツチングは、エミッタ領域
２０の構造を変える効果を持ち、この時エミッタ領域２
０はエミッタ領域の部分２０ａ。
２０の構造を変える効果を持ち、この時エミッタ領域２
０はエミッタ領域の部分２０ａ。
２０ｂで構成される。更に、エミッタ・ベース接合２２
もエツチングによって変わり、今の段階では、２つの部
分２２ｇ、２２ｈによって構成される。
もエツチングによって変わり、今の段階では、２つの部
分２２ｇ、２２ｈによって構成される。
エツチングが完了した時、例えばチタンの様な金属祠料
で構成された、第５図の３９に示す第１の導電層を、エ
ミッタ・ベース接合の露出した縁２２ｅ、２２ｆの」−
１及びスペーサ３６ ａ、、 ３６ ｂの間にあるベー
ス及びエミッタ領域の露出面の−Ｌに形成する。第１の
導電層３９は、例えば構造１０の表面の−１−にチタン
を同形に沈積し、この金属がシリコンと反応して金属珪
化物を形成するが、二酸化シリコンと反応しない様な温
度でこの構造をアニール（焼鈍）し、その後過剰の金属
を選択的に除去することによって形成される。この代り
に、シリコンの露出面の上にタングステンの様な金属の
選択的な化学反応気相成長を行なうことによって、第１
の導電層３９を形成することが出来る。
で構成された、第５図の３９に示す第１の導電層を、エ
ミッタ・ベース接合の露出した縁２２ｅ、２２ｆの」−
１及びスペーサ３６ ａ、、 ３６ ｂの間にあるベー
ス及びエミッタ領域の露出面の−Ｌに形成する。第１の
導電層３９は、例えば構造１０の表面の−１−にチタン
を同形に沈積し、この金属がシリコンと反応して金属珪
化物を形成するが、二酸化シリコンと反応しない様な温
度でこの構造をアニール（焼鈍）し、その後過剰の金属
を選択的に除去することによって形成される。この代り
に、シリコンの露出面の上にタングステンの様な金属の
選択的な化学反応気相成長を行なうことによって、第１
の導電層３９を形成することが出来る。
このプロセスを完了するには、例えばアルミニウムの様
な金属祠料で構成された、・第６図の４０に示す第２の
導電層を、第１の導電層３９の露出面、スペーサ３６ａ
、 ３６ ｂ、及び第１の酸化物層の部分３４ａ、３
４ｂの上面の上に同形に沈積する。第２の導電層４０は
、例えば周知の方法により、アルミニウムのスパッタリ
ングによって形成することが出来る。装置１０を製造す
るプロセスの任意の便利な時に、Ｐ＋形コレクタ領域１
６− Ｚ ３ − の図面では一番下の而の上にコレクタ電極４４を形成す
る。
な金属祠料で構成された、・第６図の４０に示す第２の
導電層を、第１の導電層３９の露出面、スペーサ３６ａ
、 ３６ ｂ、及び第１の酸化物層の部分３４ａ、３
４ｂの上面の上に同形に沈積する。第２の導電層４０は
、例えば周知の方法により、アルミニウムのスパッタリ
ングによって形成することが出来る。装置１０を製造す
るプロセスの任意の便利な時に、Ｐ＋形コレクタ領域１
６− Ｚ ３ − の図面では一番下の而の上にコレクタ電極４４を形成す
る。
これまで説明した図面から判る様に、この発明の重要な
利点は、食刻すべき区域をマスクする際、夫々ゲート電
極２８．３０の縁２８ａ、３０ａを用い、この為従来使
われていた追加の厳密に整合したマスクを使う必要がな
いことである。更に、この発明の方法は、第３図に示し
た距離Ａ内に電気短絡部を形成することが出来る様にす
る。この発明の方法によって形成される電気短絡部では
、距離Ａは、従来の方法で形成された電気短絡部よりも
典型的にはずっと短い。その為、この発明の方法は半導
体基板の所定の面積内に、一層多くの電気短絡部、従っ
てより多くの関連した構造を形成するこ走が出来る。
利点は、食刻すべき区域をマスクする際、夫々ゲート電
極２８．３０の縁２８ａ、３０ａを用い、この為従来使
われていた追加の厳密に整合したマスクを使う必要がな
いことである。更に、この発明の方法は、第３図に示し
た距離Ａ内に電気短絡部を形成することが出来る様にす
る。この発明の方法によって形成される電気短絡部では
、距離Ａは、従来の方法で形成された電気短絡部よりも
典型的にはずっと短い。その為、この発明の方法は半導
体基板の所定の面積内に、一層多くの電気短絡部、従っ
てより多くの関連した構造を形成するこ走が出来る。
スペーサは、耐食祠料が重なる様な、エミッタ領域２０
の表面部分２６ａ、２６ｂの面積をごく僅かだけ増加す
る効果があることが理解されよう。
の表面部分２６ａ、２６ｂの面積をごく僅かだけ増加す
る効果があることが理解されよう。
この為、ベース及びエミッタ領域の一部分を除去する為
に異方性が若干劣る１層簡単な食刻剤を用いても、エミ
ッタ領域全体を誤ってエツチングによって除去する惧れ
かない。第６図に示す様に、スペーサは第２の導電層４
０と夫々のゲート電極の側壁２３’ａ、３０ａの間の電
気絶縁体としても作用する。
に異方性が若干劣る１層簡単な食刻剤を用いても、エミ
ッタ領域全体を誤ってエツチングによって除去する惧れ
かない。第６図に示す様に、スペーサは第２の導電層４
０と夫々のゲート電極の側壁２３’ａ、３０ａの間の電
気絶縁体としても作用する。
この発明の方法を使うことによって得られる動作上の利
点は、第６図について説明すれば一番判り易い。■ＧＴ
構造１０の内、括弧４１の上方にある部分が垂直セルを
構成し、その構造が第６図で見て装置の横方向の長さ全
体にわたって、略同じ形で繰返される。従って、ＩＧＴ
構造の関連する特性は、図示の１個のセルについて説明
することが出来、この様な全てのセルが典型的には略同
じ様に動作する。
点は、第６図について説明すれば一番判り易い。■ＧＴ
構造１０の内、括弧４１の上方にある部分が垂直セルを
構成し、その構造が第６図で見て装置の横方向の長さ全
体にわたって、略同じ形で繰返される。従って、ＩＧＴ
構造の関連する特性は、図示の１個のセルについて説明
することが出来、この様な全てのセルが典型的には略同
じ様に動作する。
公知の様に、ベース領域２０ａ、エミッタ領域１８及び
ドリフ）・領域１４が一緒になって第１の固有ＰＮＰ形
バイポーラ・トランジスタを構成し、エミッタ領域、ド
リフト領域及びコレクタ領域１６が一緒になって第２の
固有ＮＰＮ形バイポーラ・トランジスタを構成する。そ
の構成により、これらの２つのトランジスタは再生結合
されて、固有サイリスタを形成する。
ドリフ）・領域１４が一緒になって第１の固有ＰＮＰ形
バイポーラ・トランジスタを構成し、エミッタ領域、ド
リフト領域及びコレクタ領域１６が一緒になって第２の
固有ＮＰＮ形バイポーラ・トランジスタを構成する。そ
の構成により、これらの２つのトランジスタは再生結合
されて、固有サイリスタを形成する。
更に従来公知の様に、こ＼では全般的にたけ説明するが
、ＩＧＴがエミッタ領域２０ａとコレクタ領域１６の間
で順方向の電子電流を導通させている時、矢印４２で示
す経路に沿って、寄生正孔電流の流れが発生ずる。ベー
ス領域１８には接合部分２２ｇに隣接して幾らかの抵抗
値があるから、この寄生ｉ１Ｅ孔電流の流れによって、
点Ｂ及びＣの間のこのエミッタ・ベース接合の部分に沿
って、ベース領域内に横方向電圧降下か生ずる。この横
方向電圧効果がエミッタ・ベース接合の固有電位（シリ
コンでは約０． ７ボルト）を越えると、接合が順バイ
アスされ、上に説明した固有サイリスタかオン状態にラ
ッチされ、ＩＧＴは順方向電流のゲート制御か出来なく
なる。ベース領域１８とエミッタ領域２０ａの間の電気
短絡部がこの発明に従って金属層３９によって形成され
る時、点Ｃの電圧はゼロにクランプされる。更に、ベー
ス領域１８の内、点Ｂ及びＣにある部分は横方向の寸−
９グー 法か短く、正孔電流の流れに対する抵抗値が減少し、こ
うして大きな横方向電圧効果が発生されることを抑制す
る。
、ＩＧＴがエミッタ領域２０ａとコレクタ領域１６の間
で順方向の電子電流を導通させている時、矢印４２で示
す経路に沿って、寄生正孔電流の流れが発生ずる。ベー
ス領域１８には接合部分２２ｇに隣接して幾らかの抵抗
値があるから、この寄生ｉ１Ｅ孔電流の流れによって、
点Ｂ及びＣの間のこのエミッタ・ベース接合の部分に沿
って、ベース領域内に横方向電圧降下か生ずる。この横
方向電圧効果がエミッタ・ベース接合の固有電位（シリ
コンでは約０． ７ボルト）を越えると、接合が順バイ
アスされ、上に説明した固有サイリスタかオン状態にラ
ッチされ、ＩＧＴは順方向電流のゲート制御か出来なく
なる。ベース領域１８とエミッタ領域２０ａの間の電気
短絡部がこの発明に従って金属層３９によって形成され
る時、点Ｃの電圧はゼロにクランプされる。更に、ベー
ス領域１８の内、点Ｂ及びＣにある部分は横方向の寸−
９グー 法か短く、正孔電流の流れに対する抵抗値が減少し、こ
うして大きな横方向電圧効果が発生されることを抑制す
る。
この発明は、Ｐ形の導電形のコレクタ領域１６をＮ形の
導電型のドレイン領域に置き換える他は、略同じ形で、
ＩＧＦＥＴ装置（図面に示してない）に用いられる。こ
の為、市なるエミッタ、ベース及びドリフト領域か、横
方向電圧降下か固有接合電位を越える１、＋１に導電を
生ずる１個の固有ＮＰＮ形バイポーラ・トランジスタを
形成する。ＩＧＦＥＴのトレイン領域てＩＧＴのコレク
タ領域に置き換えることは、この発明の方法を実施する
のに何の影響もなく、その結果得られた電気短絡部は、
−にに述べたのと略同じ様に作用する。即ち、接合２２
ｇに沿った横方向電圧効果の大きさを小さくし、従って
接合の順方向バイアス作用を抑制する。
導電型のドレイン領域に置き換える他は、略同じ形で、
ＩＧＦＥＴ装置（図面に示してない）に用いられる。こ
の為、市なるエミッタ、ベース及びドリフト領域か、横
方向電圧降下か固有接合電位を越える１、＋１に導電を
生ずる１個の固有ＮＰＮ形バイポーラ・トランジスタを
形成する。ＩＧＦＥＴのトレイン領域てＩＧＴのコレク
タ領域に置き換えることは、この発明の方法を実施する
のに何の影響もなく、その結果得られた電気短絡部は、
−にに述べたのと略同じ様に作用する。即ち、接合２２
ｇに沿った横方向電圧効果の大きさを小さくし、従って
接合の順方向バイアス作用を抑制する。
当業者であれば、ＩＧＴのエミッタ、ベース及びドリフ
ト領域がＩＧＦＥＴのソース、本体及びドリフト領域に
夫々対応することは明らかであろう。同様に、ＩＧＴの
ベース、エミッタ及びコレクタ電極がＩＧＦＥＴのゲー
ト、ソース及びドレイン電極に夫々対応する。従って、
この明細書では用語を互換性をもって用いており、特許
請求の範囲でこういう言葉を使っていることは、それに
相当するものをも含む。史に、この発明をＩＧＴ及びＩ
ＧＦＥＴ装置に用いた場合を説明したが、この発明は、
こ＼で説明した工程を実施する為に利用することの出来
る基板及び電極の構造的な形を持ち、目、つその接合に
沿った予定の点に電気短絡部を形成することによって利
点が得られる様なあらゆる絶縁ゲート装置に適用し得る
。
ト領域がＩＧＦＥＴのソース、本体及びドリフト領域に
夫々対応することは明らかであろう。同様に、ＩＧＴの
ベース、エミッタ及びコレクタ電極がＩＧＦＥＴのゲー
ト、ソース及びドレイン電極に夫々対応する。従って、
この明細書では用語を互換性をもって用いており、特許
請求の範囲でこういう言葉を使っていることは、それに
相当するものをも含む。史に、この発明をＩＧＴ及びＩ
ＧＦＥＴ装置に用いた場合を説明したが、この発明は、
こ＼で説明した工程を実施する為に利用することの出来
る基板及び電極の構造的な形を持ち、目、つその接合に
沿った予定の点に電気短絡部を形成することによって利
点が得られる様なあらゆる絶縁ゲート装置に適用し得る
。
更に当業者であれは、この発明の好ましい実施例では、
選ばれた導電型を持つ半導体領域を説明したが、この発
明がその場合にＦｌｒｌｌ限されず、正孔及び電子電流
の担体の流れが逆になっている様な反対導電型を持つ半
導体領域を有する装置にも同じ様に用いることが出来る
ことが理解されよう。
選ばれた導電型を持つ半導体領域を説明したが、この発
明がその場合にＦｌｒｌｌ限されず、正孔及び電子電流
の担体の流れが逆になっている様な反対導電型を持つ半
導体領域を有する装置にも同じ様に用いることが出来る
ことが理解されよう。
更に、特定のプロセス及び材料の種類を説明し且つ例示
したが、それは特定の物理的な特性の為に選ばれたもの
であって、例にすぎず、従って特許−２８＝ 請求の範囲にはその均等物が含まれる。具体的に云うと
、二酸化シリコン層３２，３４，３．６は前に述べた絶
縁性の点で選ばれており、例えば窒化シリコンの交互の
層の中にあってもよい。こういう絶縁層は更に種々の絶
縁飼料の部分的な層を含むことが出来る。
したが、それは特定の物理的な特性の為に選ばれたもの
であって、例にすぎず、従って特許−２８＝ 請求の範囲にはその均等物が含まれる。具体的に云うと
、二酸化シリコン層３２，３４，３．６は前に述べた絶
縁性の点で選ばれており、例えば窒化シリコンの交互の
層の中にあってもよい。こういう絶縁層は更に種々の絶
縁飼料の部分的な層を含むことが出来る。
この発明の好ましい実施例を図示し汀っ説明したが、こ
の発明かこの実施例に制限されないことは云うまでもな
い。当業者には、この発明の範囲内で種々の変更が考え
られよう。従って、この発明は特許請求の範囲のみによ
って限定されることを承知されたい。
の発明かこの実施例に制限されないことは云うまでもな
い。当業者には、この発明の範囲内で種々の変更が考え
られよう。従って、この発明は特許請求の範囲のみによ
って限定されることを承知されたい。
第１図乃至第６図はこの発明の好ま１２い実施例で電気
短絡部を形成する方法の相次ぐ工程と得られたＩＧＴ装
置の断面図である。 主な７１号の説明 １２：基板 １８；ベース領域 ２０：エミッタ領域 ２２：接合 ２２ｅ、２２ｆ：接合の露出した縁 ２４：基板の主面 ２６：エミッタ領域の上面 ２８．３０：ゲート電極゛ ２８ａ、３０ａ：その側壁 ３２：絶縁層 ３１．３３：電極の上面 ３４ａ、３４ｂ：第１の二酸シリコン層３５ａ：その側
壁 ３７ａ；その」−面 ３６二同形の第２の二酸化シリコン層 ３６ａ、３６ｂ：保留部分 ３９：第１の導電層
短絡部を形成する方法の相次ぐ工程と得られたＩＧＴ装
置の断面図である。 主な７１号の説明 １２：基板 １８；ベース領域 ２０：エミッタ領域 ２２：接合 ２２ｅ、２２ｆ：接合の露出した縁 ２４：基板の主面 ２６：エミッタ領域の上面 ２８．３０：ゲート電極゛ ２８ａ、３０ａ：その側壁 ３２：絶縁層 ３１．３３：電極の上面 ３４ａ、３４ｂ：第１の二酸シリコン層３５ａ：その側
壁 ３７ａ；その」−面 ３６二同形の第２の二酸化シリコン層 ３６ａ、３６ｂ：保留部分 ３９：第１の導電層
Claims (1)
- 【特許請求の範囲】 １）主面を持つ半導体基板の中に、第１の導電型の第１
の領域及び該第１の領域に接していて、それと共に接合
を形成する第２の導電型の第２の領域を持ち、該第２の
領域が前記半導体基板の主面の一部分を構成する上面を
持ち、更に、電気接続された少なくとも２つの電極をも
有し、各々の電極が前記半導体基板の主面から隔たって
いて、各々の電極が上面及び側壁を持ち、夫々の電極の
側壁が横方向に隔たって向い合っており、各々の電極が
前記第２の領域の前記上面の夫々異なる部分に重なって
いることにより、前記電極の各々の側壁が前記第２の領
域の上面に重なる様にした半導体装置の隣接領域の間に
電気短絡部を形成する方法に於て、 前記電極の前記上面の上に第１の絶縁層の夫々の部分を
形成し、該第１の絶縁層の夫々の部分は夫々その下にあ
る電極の側壁と略接合する側壁及び上面を持っており、 前記電極の側壁の間にある半導体装置の部分の上、前記
電極の側壁の上及び前記第１の絶縁層の夫々の部分の側
壁及び上面の上に、同形の第２の絶縁層を形成し、 前記第２の絶縁層の一部分を選択的に除去して、前記電
極の側壁及び前記第１の絶縁層の夫々の部分の側壁を覆
う保留部分を残し、 前記第１の絶縁層の夫々の部分及び前記第２の絶縁層の
保留部分をエッチング・マスクとして前記半導体装置を
選択的にエッチングして、前記第１及び第２の領域の一
部分を除去すると共に前記接合の縁を露出し、 前記接合の露出した縁に導電層を形成して、そこに前記
第１及び第２の領域の間の電気短絡部を形成する工程を
含む方法。 ２）特許請求の範囲１）に記載した方法に於て、前記半
導体基板がシリコンで構成され、前記導電層を形成する
工程が、該シリコンの上に金属層を形成し、前記金属が
前記シリコンと珪化物を形成する様な温度で装置を焼鈍
することを含む方法。 ３）特許請求の範囲１）に記載した方法に於て、前記導
電層を形成する工程が、金属の選択的な化学反応気相成
長によって前記層を形成することを含む方法。 ４）特許請求の範囲１）に記載した方法に於て、前記第
２の絶縁層が、方向性食刻剤を適用することによって選
択的に除去される方法。 ５）特許請求の範囲４）に記載した方法に於て、前記方
向性食刻剤が、テトラフルオロメタンと水素又はトリフ
ルオロメタンとヘリウムの無線周波プラズマで構成され
ている方法。 ６）特許請求の範囲４）に記載した方法に於て、前記接
合が全体的にＵ字形断面を持っていて１対の脚を持ち各
々の脚が前記半導体基板の前記主面にある端で終端し、 前記第２の領域の前記上面の２つの側面が前記接合の１
対の脚の夫々の端によって区切られており、各々の電極
が接合の夫々１つの脚に重なることにより、前記接合の
露出した縁が前記接合の１対の脚の中間に出来る様にし
た方法。 ７）特許請求の範囲６）に記載した方法に於て、前記第
１及び第２の領域の各々がシリコン半導体材料で構成さ
れ、 前記第１の絶縁層が窒化シリコン又は二酸化シリコンで
構成され、 前記第２の絶縁層が窒化シリコン又は二酸化シリコンで
構成されている方法。 ８）特許請求の範囲１）の方法によって形成された電気
短絡部を含む半導体装置。 ９）特許請求の範囲６）に記載した方法によって形成さ
れた電気短絡部を持つ半導体装置。 １０）特許請求の範囲７）に記載した方法によって形成
された電気短絡部を持つ半導体装置。 １１）半導体装置が主面を持つ半導体基板の中に、第１
の導電型のドリフト領域、該ドリフト領域に接する第２
の導電型のベース領域、及び該ベース領域に接してそれ
とエミッタ・ベース接合を形成する前記第１の導電型の
エミッタ領域を持っていて、前記エミッタ・ベース接合
が全体的にＵ字形断面であって１対の脚を持ち、各々の
脚が前記半導体基板の前記主面にある夫々の端で終端し
、前記エミッタ領域が前記半導体基板の主面の一部分を
構成する上面を持っていて、その２つの側面が前記エミ
ッタ・ベース接合の１対の脚の夫々の端によって区切ら
れており、更に前記半導体装置が電気接続された少なく
とも２つのゲート電極を持ち、各々のゲート電極が半導
体基板の主面から隔たっていて、各々のゲート電極が上
面及び側壁を持ち、夫々のゲート電極の側壁が横方向に
隔たって向い合っており、各々のゲート電極が前記エミ
ッタ・ベース接合の１対の脚の内の夫々１つの脚に重な
ることにより、前記ゲート電極の各々の側壁が前記エミ
ッタ領域の上面に重なる様になっている時、半導体装置
の相接する領域の間に電気短絡部を形成する方法に於て
、 前記ゲート電極の前記上面の上に第１の絶縁層の夫々の
部分を形成し、該第１の絶縁層の各々の部分は夫々その
下にあるゲート電極の側壁と略整合する側壁及び上面を
持っており、 前記ゲート電極の側壁の間にある半導体装置の部分の上
、前記ゲート電極の側壁の上、及び前記第１の絶縁層の
夫々の部分の側壁及び上面の上に同形の第２の絶縁層を
形成し、 前記第２の絶縁層の一部分を選択的に除去して、前記ゲ
ート電極の側壁及び前記第１の絶縁層の夫々の部分の側
壁を覆う保留部分を残し、 前記第１の絶縁層の夫々の部分及び前記第２の絶縁層の
保留部分をエッチング・マスクとして利用して、前記半
導体装置を選択的にエッチングして、前記エミッタ領域
及びベース領域の一部分を除去して、前記１対の脚の中
間で前記エミッタ・ベース接合の縁を露出し、 前記エミッタ・ベース接合の露出した縁に第１の導電層
を形成して、前記エミッタ領域及びベース領域の間の電
気短絡部をそこに形成する工程を含む方法。 １２）特許請求の範囲１１）に記載した方法に於て、前
記半導体基板がシリコンで構成され、第１の導電層を形
成する工程が、該シリコンの上に金属層を形成し、該金
属がシリコンと共に珪化物を形成する様な温度で半導体
装置をアニールすることを含む方法。 １３）特許請求の範囲１１）に記載した方法に於て、第
１の導電層を形成する工程が、金属の選択的な化学反応
気相成長によって該層を形成することを含む方法。 １４）特許請求の範囲１１）に記載した方法に於て、前
記第２の絶縁層が方向性食刻剤を適用することによって
選択的に除去される方法。 １５）特許請求の範囲１４）に記載した方法に於て、前
記方向性食刻剤がテトラフルオロメタン及び水素又はト
リフルオロメタン及びヘリウムの無線周波プラズマで構
成される方法。 １６）特許請求の範囲１４）に記載した方法に於て、前
記第１の導電層が前記第２の絶縁層の保留部分の間で前
記半導体装置の露出面を覆っており、更に、 前記第１の導電層の露出面の上、第１の絶縁層の夫々の
部分の上及び前記第２の絶縁層の保留部分の上に第２の
導電層を形成する工程を含む方法。 １７）特許請求の範囲１６）に記載した方法に於て、前
記ベース領域、エミッタ領域及びドリフト領域が何れも
シリコン半導体材料で構成され、前記第１の絶縁層が窒
化シリコン又は二酸化シリコンで構成され、 前記第２の絶縁層が窒化シリコン又は二酸化シリコンで
構成されている方法。 １８）特許請求の範囲１１）に記載した方法に於て、更
に、前記エッチング工程によって露出した半導体装置の
面の下方に前記第２の導電型のドーパント不純物を導入
する工程を含む方法。 １９）特許請求の範囲１８）に記載した方法に於て、前
記半導体基板がシリコンで構成され、前記第１の導電層
を形成する工程が、シリコンの上に金属層を形成し、該
金属がシリコンと共に珪化物を形成する様な温度で半導
体装置を焼鈍することを含む方法。 ２０）特許請求の範囲１８）に記載した方法に於て、前
記第１の導電層を形成する工程が、金属の選択的な化学
反応気相成長によって該層を形成することを含む方法。 ２１）特許請求の範囲１８）に記載した方法に於て、前
記第２の絶縁層が方向性食刻剤を適用することによって
選択的に除去される方法。 ２２）特許請求の範囲２１）に記載した方法に於て、前
記方向性食刻剤がテトラフルオロメタン及び水素又はト
リフルオロメタン及びヘリウムの無線周波プラズマで構
成される方法。 ２３）特許請求の範囲２１）に記載した方法に於て、前
記第１の導電層が前記第２の絶縁層の保留部分の間にあ
る半導体装置の露出面を覆い、更に、 前記第１の導電層の露出面の上、前記第１の絶縁層の夫
々の部分の上及び前記第２の絶縁層の保留部分の上に第
２の導電層を形成する工程を含む方法。 ２４）特許請求の範囲２３）に記載した方法に於て、前
記ベース領域、エミッタ領域及びドリフト領域が夫々シ
リコン半導体材料で構成され、前記第１の絶縁層が窒化
シリコン又は二酸化シリコンで構成され、 前記第２の絶縁層が窒化シリコン又は二酸化シリコンで
構成される方法。 ２５）特許請求の範囲１６）に記載した方法によって形
成された電気短絡部を持つ半導体装置。 ２６）特許請求の範囲１７）に記載した方法によって形
成された電気短絡部を持つ半導体装置。 ２７）特許請求の範囲１８）に記載した方法によって形
成された電気短絡部を持つ半導体装置。 ２８）特許請求の範囲２３）に記載された方法によって
形成された電気短絡部を持つ半導体装置。 ２９）特許請求の範囲２４）に記載した方法によって形
成された電気短絡部を持つ半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US72674785A | 1985-04-24 | 1985-04-24 | |
| US726747 | 1985-04-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61281556A true JPS61281556A (ja) | 1986-12-11 |
Family
ID=24919843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9351086A Pending JPS61281556A (ja) | 1985-04-24 | 1986-04-24 | 電気短絡部を形成する方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0202477A3 (ja) |
| JP (1) | JPS61281556A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308387A (ja) * | 1987-06-10 | 1988-12-15 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPH02296341A (ja) * | 1989-04-13 | 1990-12-06 | General Electric Co <Ge> | 多セル状電界効果電力半導体装置 |
| JPH08330589A (ja) * | 1995-05-22 | 1996-12-13 | Samsung Electron Co Ltd | Ｍｏｓゲート形パワートランジスタ及びその製造方法 |
Families Citing this family (7)
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|---|---|---|---|---|
| EP0227894A3 (en) * | 1985-12-19 | 1988-07-13 | SILICONIX Incorporated | High density vertical dmos transistor |
| US4895810A (en) * | 1986-03-21 | 1990-01-23 | Advanced Power Technology, Inc. | Iopographic pattern delineated power mosfet with profile tailored recessed source |
| US5182234A (en) * | 1986-03-21 | 1993-01-26 | Advanced Power Technology, Inc. | Profile tailored trench etch using a SF6 -O2 etching composition wherein both isotropic and anisotropic etching is achieved by varying the amount of oxygen |
| JPH0766968B2 (ja) * | 1987-08-24 | 1995-07-19 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| US5285094A (en) * | 1987-08-24 | 1994-02-08 | Hitachi, Ltd. | Vertical insulated gate semiconductor device with less influence from the parasitic bipolar effect |
| GB2303487A (en) * | 1995-07-21 | 1997-02-19 | Plessey Semiconductors Ltd | Semiconductor devices with recessed emitters |
| WO2011087894A1 (en) | 2010-01-15 | 2011-07-21 | Qbc Diagnostics, Inc. | Fluorescent microscope slide |
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| JPS58210678A (ja) * | 1982-05-20 | 1983-12-07 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | パワ−ｍｏｓｆｅｔ構成体及びその製造方法 |
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|---|---|---|---|---|
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| US4443931A (en) * | 1982-06-28 | 1984-04-24 | General Electric Company | Method of fabricating a semiconductor device with a base region having a deep portion |
| US4466176A (en) * | 1982-08-09 | 1984-08-21 | General Electric Company | Process for manufacturing insulated-gate semiconductor devices with integral shorts |
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-
1986
- 1986-04-17 EP EP86105334A patent/EP0202477A3/en not_active Ceased
- 1986-04-24 JP JP9351086A patent/JPS61281556A/ja active Pending
Patent Citations (1)
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| JPS58210678A (ja) * | 1982-05-20 | 1983-12-07 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | パワ−ｍｏｓｆｅｔ構成体及びその製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0202477A2 (en) | 1986-11-26 |
| EP0202477A3 (en) | 1988-04-20 |
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